E-FUSE存储阵列、E-FUSE以及E-FUSE操作方法

摘要

本发明提供一种E‑FUSE、E‑FUSE存储阵列以及E‑FUSE操作方法，属于集成电路技术领域，包括：按照行方向排列的N条字线、按照行方向排列的N条编程信号线、按照列方向排列的N条位线、按照列方向排列的N条源线以及N行*N列成矩阵排列的存储单元，存储单元包括栅极、漏极以及源极，N为正整数；其中，存储单元为PMOS型等效编程二极管电路；位于同一行的存储单元的栅极连接至同一字线，位于同一行的存储单元的N阱连接至同一编程信号线，位于同一列的每个存储单元的漏极分别通过熔丝电阻连接至同一源线，位于同一列的存储单元的源极连接至同一位线。本发明的有益效果：无需需要使用Deep NW里面小尺寸的NMOS编程选择驱动管，E‑FUSE存储单元版图面积小。

权利要求

1.一种E‑FUSE存储阵列，其特征在于，包括：按照行方向排列的N条字线、按照行方向排列的N条编程信号线、按照列方向排列的N条位线、按照列方向排列的N条源线以及N行*N列成矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，N为正整数；其中，所述存储单元为PMOS型等效编程二极管电路，所述PMOS型等效编程二极管电路包括PMOS结构和基于PMOS结构的等效编程二极管；

位于同一行的存储单元的栅极连接至同一字线，位于同一行的存储单元的N阱连接至同一编程信号线，位于同一列的每个存储单元的漏极分别通过熔丝电阻连接至同一源线，位于同一列的存储单元的源极连接至同一位线。

2.根据权利要求1的E‑FUSE存储阵列，其特征在于，所述PMOS结构包括：

衬底，所述衬底为P‑型掺杂衬底；

N阱，所述N阱设置于所述衬底中；

第一扩散区，第一扩散区为N+型扩散区，第一扩散区设置于N阱中并位于衬底表面，第一扩散区连接位于衬底表面的编程信号线；

第二扩散区，第二扩散区为P+型扩散区，第二扩散区设置于N阱中并位于衬底表面，第二扩散区连接位于衬底表面的位线；

第三扩散区，第三扩散区为P+型扩散区，第三扩散区设置于N阱中并位于衬底表面，第三扩散区连接位于衬底表面的节点线，节点线对应与存储单元的漏极连接的节点端；

浮栅，浮栅设置于第二扩散区和第三扩散区之间的衬底上方，浮栅连接字线。

3.一种E‑FUSE，其特征在于，包括行地址译码电路、列地址译码电路以及权利要求1至2任意一项所述的E‑FUSE存储阵列。

4.一种E‑FUSE操作方法，其特征在于，基于权利要求3所述的E‑FUSE，包括编程操作方法和读操作方法。

5.根据权利要求4的E‑FUSE操作方法，其特征在于，所述编程操作方法包括：等效编程二极管为对单位存储区域中待编程存储单元进行编程操作时，编程电压产生的编程电流由源线流经熔丝电阻，然后由PMOS结构的第二扩散区的源极端流经PMOS结构的N阱寄生形成的等效二极管；

编程电流由等效编程二极管流经控制信号端。

6.根据权利要求4的E‑FUSE操作方法，其特征在于，所述编程操作方法包括：对单位存储区域中待编程存储单元进行编程操作时，施加至待编程存储单元连接的字线的电平为高电平；

施加至待编程存储单元连接的编程信号线的电平为低电平，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的编程信号线的电位为高电位；

编程操作为选中列编程写入“1”，则施加至待编程存储单元连接的源线的电位为高电位，编程操作为选中列编程写入“0”，则施加至待编程存储单元连接的源线的电位为低电位，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的源线的电位为0。

7.根据权利要求6的E‑FUSE操作方法，其特征在于，所述编程操作方法包括：对单位存储区域中待编程存储单元进行编程操作时，通过热断裂操作或电迁移操作实现对熔丝电阻的编程；

熔丝电阻在编程操作前为低阻抗状态，在编程操作后为高阻抗状态。

8.根据权利要求4的E‑FUSE操作方法，其特征在于，所述读操作方法包括：对单位存储区域中待读存储单元进行读操作时，施加至待读存储单元连接的字线的电平为低电平；

施加至待读存储单元连接的编程信号线的电平为高电平；

施加至待读存储单元连接的源线的电平为低电平。

9.根据权利要求8的E‑FUSE操作方法，其特征在于，所述读操作方法包括：对单位存储区域中待读存储单元进行读操作时，经过编程操作的待读存储单元的与位线连接的读取端点为高阻抗状态，未经过编程操作的待读存储单元的与位线连接的读取端点为低阻抗状态。

说明书

E‑FUSE存储阵列、E‑FUSE以及E‑FUSE操作方法

技术领域

[0001] 本发明涉及集成电路技术领域，尤其涉及一种E‑FUSE、E‑FUSE 存储阵列以及E‑FUSE操作方法。

背景技术

[0002] E‑fuse技术主要是基于电迁移的理论发展起来的，其中利用此原理设计的E‑fuse电路可以实现芯片中SRAM电路部分的冗余作用，也可以实现电子芯片身份认证
(Electronic Chip ID‑ECID)等作用，大大的提高了芯片的智能化。

[0003] 在编程操作时，传统的E‑fuse存储单元结构，例如具有NMOS 型等效编程二极管电路的E‑FUSE存储单元的NMOS衬底(P‑Well) 接编程电压(VCC)的电位，所以每个存储单元都
需要用n‑深阱(Deep N‑Well，DNW)将高电位VCC隔离出来，这就增大了存储单元 (cell)的
版图面积。

发明内容

[0004] 针对现有技术中存在的问题，本发明提供了一种能够使E‑FUSE 存储单元版图面积更小的E‑FUSE及其存储阵列。

[0005] 本发明采用如下技术方案：

[0006] 一种E‑FUSE存储阵列，包括：

[0007] 按照行方向排列的N条字线、按照行方向排列的N条编程信号线、按照列方向排列的N条位线、按照列方向排列的N条源线以及 N行*N列成矩阵排列的存储单元，所述存储单
元包括栅极、漏极以及源极，N为正整数；其中，所述存储单元为PMOS型等效编程二极管电
路；

[0008] 位于同一行的存储单元的栅极连接至同一字线，位于同一行的存储单元的N阱连接至同一编程信号线，位于同一列的每个存储单元的漏极分别通过熔丝电阻连接至同一源
线，位于同一列的存储单元的源极连接至同一位线。

[0009] 优选的，所述PMOS型等效编程二极管电路包括PMOS结构和基于PMOS结构的等效编程二极管。

[0010] 优选的，所述PMOS结构包括：

[0011] 衬底，所述衬底为P‑型掺杂衬底；

[0012] N阱，所述N阱设置于所述衬底中；

[0013] 第一扩散区，第一扩散区为N+型扩散区，第一扩散区设置于N 阱中并位于衬底表面，第一扩散区连接位于衬底表面的编程信号线；

[0014] 第二扩散区，第二扩散区为P+型扩散区，第二扩散区设置于N 阱中并位于衬底表面，第二扩散区连接位于衬底表面的位线；

[0015] 第三扩散区，第三扩散区为P+型扩散区，第三扩散区设置于N 阱中并位于衬底表面，第三扩散区连接位于衬底表面的节点线，节点线对应与存储单元的漏极连接的节点端；

[0016] 浮栅，浮栅设置于第二扩散区和第三扩散区之间的衬底上方，浮栅连接字线。

[0017] 一种E‑FUSE，包括行地址译码电路、列地址译码电路以及所述的E‑FUSE存储阵列。

[0018] 一种E‑FUSE操作方法，基于所述的E‑FUSE，包括编程操作方法和读操作方法。

[0019] 优选的，所述编程操作方法包括：

[0020] 等效编程二极管为对单位存储区域中待编程存储单元进行编程操作时，编程电压产生的编程电流由源线流经熔丝电阻，然后由 PMOS结构的第二扩散区的源极端流经PMOS
结构的N阱寄生形成的等效二极管；

[0021] 编程电流由等效编程二极管流经控制信号端。

[0022] 优选的，所述编程操作方法包括：

[0023] 对单位存储区域中待编程存储单元进行编程操作时，施加至待编程存储单元连接的字线的电平为高电平；

[0024] 施加至待编程存储单元连接的编程信号线的电平为低电平，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的编程信号线的电位为高电位；

[0025] 编程操作为选中列编程写入“1”，则施加至待编程存储单元连接的源线的电位为高电位，编程操作为选中列编程写入“0”，则施加至待编程存储单元连接的源线的电位为低
电位，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的源线的电位为
0。

[0026] 优选的，所述编程操作方法包括：

[0027] 对单位存储区域中待编程存储单元进行编程操作时，通过热断裂操作或电迁移操作实现对熔丝电阻的编程；

[0028] 熔丝电阻在编程操作前为低阻抗状态，在编程操作后为高阻抗状态。

[0029] 优选的，所述读操作方法包括：

[0030] 对单位存储区域中待读存储单元进行读操作时，施加至待读存储单元连接的字线的电平为低电平；

[0031] 施加至待读存储单元连接的编程信号线的电平为高电平；

[0032] 施加至待读存储单元连接的源线的电平为低电平。

[0033] 优选的，所述读操作方法包括：

[0034] 对单位存储区域中待读存储单元进行读操作时，经过编程操作的待读存储单元的与位线连接的读取端点为高阻抗状态，未经过编程操作的待读存储单元的与位线连接的读
取端点为低阻抗状态。

[0035] 本发明的有益效果：提出一种新型的E‑FUSE及其存储阵列， E‑FUSE存储阵列中的存储单元为PMOS型等效编程二极管电路，用小尺寸的PMOS结构中源(source)/漏(drain)端
的P+well和 n‑well寄生形成的PMOS型的编程选择二级管，无需需要使用Deep NW里面小尺
寸的NMOS编程选择驱动管，能够解决现有技术中 E‑FUSE存储单元版图面积大的问题。

附图说明

[0036] 图1为现有技术中，具有NMOS型等效编程二极管电路的 E‑FUSE存储单元的电路结构图；

[0037] 图2为现有技术中，寄生形成的等效二极管的示意图；

[0038] 图3为现有技术中，E‑FUSE存储单元结构的工程断面示意图；

[0039] 图4为本发明的一种优选实施例中，具有PMOS型等效编程二极管电路的E‑FUSE存储单元的电路结构图；

[0040] 图5为本发明的一种优选实施例中，寄生形成的等效二极管的示意图；

[0041] 图6为本发明的一种优选实施例中，EFUSE存储单元结构的工程断面示意图；

[0042] 图7为本发明的一种优选实施例中，E‑FUSE存储阵列的电路结构图；

[0043] 图8为本发明的一种优选实施例中，行地址译码电路的电路结构图；

[0044] 图9为本发明的一种优选实施例中，列地址译码电路的电路结构图。

具体实施方式

[0045] 需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。

[0046] 下面结合附图对本发明的具体实施方式作进一步的说明：

[0047] 图1为现有技术中，具有NMOS型等效编程二极管电路的E‑FUSE存储单元的电路结构图，由该E‑FUSE存储单元、一相应的行地址译码电路以及一相应的列地址译码电路能够
构成一E‑FUSE 存储阵列。其中，该E‑FUSE存储单元的电路结构由一个E‑FUSE 熔丝电阻和
一个NMOS型等效编程二极管组成。

[0048] 当E‑Fuse处于编程操作状态，SL和PGM_WLB信号分别为编程电压(VCC)和公共接地端电压(VSS)。此时，编程电压(VCC) 产生的编程电流是由NM1管子的衬底(PW)端经过N1节
点端的 n+扩散区(n+diffusion)寄生形成等效二极管，再通过EFUSE熔丝电阻到达VSS端，
通过热断裂(thermal rupture)或者电迁移 (electromigration，EM)现象改变E‑FUSE熔丝
电阻的物理结构， E‑FUSE熔丝电阻由未被编程之前的低阻抗状态变成高阻抗状态，实现对
E‑FUSE熔丝电阻的编程。图2为寄生形成的等效二极管，图 3为传统E‑FUSE存储单元结构的
工程断面图，该等效二极管的阳极端和阴极端分别是由PW里面的栅极(gate)端的p+扩散区
(p+ diffusion)和源极(source)端的n+扩散区(n+diffusion)组成。其中选中行的PGM_WLB
信号为低电平，未选中行的PGM_WLB信号为高电平；选中列Program‘1’的SL为VCC，选中列
Program‘0’的SL为0，未选中的列的SL始终为0。

[0049] 当E‑Fuse处于读操作状态，RD_WL信号为VDD，PGM_WLB 信号为VSS，通过电位的切换，NM1管子变为正常的读/写选择驱动管，在E‑FUSE熔丝电阻有被编程的条件下，读取端点
BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL上的电压值会等于
参考接地电压GND。其中选中行的RD_WL信号为高电平，未选中行的RD_WL为低电平。表一、表
二分别为编程读操作模式和读操作模式下对应的E‑FUSE存储单元的偏置电压条件。

[0050]

[0051] 表一编程操作模式下对应的EFUSE存储单元的偏置电压条件

[0052]

[0053] 表二读操作模式下对应的EFUSE存储单元的偏置电压条件

[0054] 其中，基于传统的存储单元结构，在编程操作时，具有NMOS 型等效编程二极管电路的E‑FUSE存储单元的NMOS衬底(P‑Well) 接编程电压(VCC)的电位，所以每个存储单元都
需要用n‑深阱(Deep N‑Well，DNW)将高电位VCC隔离出来，这就增大了存储单元(cell)的版
图面积。图3为传统EFUSE存储单元结构的工程断面图，基于HL40LP工艺平台，搭建的传统的
E‑FUSE存储单元电路版图结构，版图面积为7.34um×4.89um＝35.80um2。

[0055] 如图4‑9所示，为本发明一种E‑FUSE存储阵列，包括：

[0056] 按照行方向排列的N条字线RD_WLB、按照行方向排列的N条编程信号线PGM_WLB、按照列方向排列的N条位线BL、按照列方向排列的N条源线SL以及N行*N列成矩阵排列的存储
单元，所述存储单元包括栅极、漏极以及源极，N为正整数；其中；

[0057] 位于同一行的存储单元的栅极连接至同一字线RD_WLB，位于同一行的存储单元的N阱连接至同一编程信号线PGM_WLB，位于同一列的每个存储单元的漏极分别通过熔丝电阻
连接至同一源线 SL，位于同一列的存储单元的源极连接至同一位线BL。

[0058] 在本实施例中，E‑FUSE存储阵列中的存储单元为PMOS型等效编程二极管电路，用小尺寸的PMOS结构中源(source)/漏 (drain)端的P+well和n‑well寄生形成的PMOS型的编
程选择二级管，无需需要使用Deep NW里面小尺寸的NMOS编程选择驱动管，能够解决现有技
术中E‑FUSE存储单元版图面积大的问题。

[0059] 较佳的实施例中，所述PMOS型等效编程二极管电路包括 PMOS结构和基于PMOS结构的等效编程二极管。

[0060] 较佳的实施例中，所述PMOS结构包括：

[0061] 衬底，所述衬底为P‑型掺杂衬底；

[0062] N阱，所述N阱设置于所述衬底中；

[0063] 第一扩散区，第一扩散区为N+型扩散区(与PGM_WLB连接的 N+diffusion)，第一扩散区设置于N阱中并位于衬底表面，第一扩散区连接位于衬底表面的编程信号线；

[0064] 第二扩散区，第二扩散区为P+型扩散区(与BL连接的P+ diffusion)，第二扩散区设置于N阱中并位于衬底表面，第二扩散区连接位于衬底表面的位线；

[0065] 第三扩散区，第三扩散区为P+型扩散区(与N1连接的P+ diffusion)，第三扩散区设置于N阱中并位于衬底表面，第三扩散区连接位于衬底表面的节点线，节点线对应与存储
单元的漏极连接的节点端；

[0066] 浮栅，浮栅设置于第二扩散区和第三扩散区之间的衬底上方，浮栅连接字线。

[0067] 较佳的实施例中，等效编程二极管为对单位存储区域中待编程存储单元进行编程操作时，编程电压产生的编程电流由源线流经熔丝电阻，然后由PMOS结构的第二扩散区的
源极端流经PMOS结构的N 阱寄生形成的等效二极管；

[0068] 编程电流由等效编程二极管流经控制信号端。

[0069] 较佳的实施例中，对单位存储区域中待编程存储单元进行编程操作时，施加至待编程存储单元连接的字线的电平为高电平；

[0070] 施加至待编程存储单元连接的编程信号线的电平为低电平，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的编程信号线的电位为高电位；

[0071] 编程操作为选中列Program‘1’，则施加至待编程存储单元连接的源线的电位为高电位，编程操作为选中列Program‘0’，则施加至待编程存储单元连接的源线的电位为低电
位，施加至单位存储区域中除待编程存储单元以外的所有存储单元连接的源线的电位为0。

[0072] 较佳的实施例中，对单位存储区域中待编程存储单元进行编程操作时，通过热断裂操作或电迁移操作实现对熔丝电阻的编程；

[0073] 熔丝电阻在编程操作前为低阻抗状态，在编程操作后为高阻抗状态。

[0074] 较佳的实施例中，对单位存储区域中待读存储单元进行读操作时，施加至待读存储单元连接的字线的电平为低电平；

[0075] 施加至待读存储单元连接的编程信号线的电平为高电平；

[0076] 施加至待读存储单元连接的源线的电平为低电平。

[0077] 较佳的实施例中，对单位存储区域中待读存储单元进行读操作时，经过编程操作的待读存储单元的与位线连接的读取端点为高阻抗状态，未经过编程操作的待读存储单元
的与位线连接的读取端点为低阻抗状态。

[0078] 一种E‑FUSE，包括行地址译码电路、列地址译码电路以及所述的E‑FUSE存储阵列。

[0079] 在一个具体实施例中，继续参照图4、图5分别为本发明提出的具有PMOS型等效编程二极管的E‑FUSE存储单元结构电路图和概念图。图6为新型EFUSE存储单元结构的工程断
面图。

[0080] 图5二极管的阳极端和阴极端分别是由NW里面的N1节点端的 p+扩散区(p+diffusion)和源极(source)端的n+扩散区(n+diffusion) 组成。提出的新型的E‑Fuse存储
单元结构电路是由一个沟道宽度窄的PM1晶体管(Width＝3u)和一个E‑Fuse熔丝电阻组成。

[0081] 其中为了减少寄生PN结寄生电阻，在版图设计上，尽量将n阱  (N‑Well)与源极(source)端的距离满足最小版图设计规则。基于HL40LP工艺平台，搭建新型E‑FUSE存储单
元电路版图，版图面积为5.48um×2.7um＝14.80um2，相比传统NMOS‑diode EFUSE 结构的
存储单元相比，版图面积较少了58.7％。

[0082] 表三、表四分别为在编程读操作模式和读操作模式下对应的 E‑FUSE存储单元的偏置电压条件。

[0083]

[0084] 表三编程操作模式下对应的EFUSE存储单元的偏置电压条件

[0085]

[0086]

[0087] 表四读操作模式下对应的EFUSE存储单元的偏置电压条件

[0088] 当E‑Fuse存储单元处于编程操作状态，SL和PGM_WLB信号分别为编程电压(VCC)和公共接地端电压(VSS)。此时，编程电压(VCC)产生的编程电流是由SL经过E‑FUSE熔丝电阻，
然后由PM1管子(PM1为晶体管)的源极(source)端的P+扩散区(P+ diffusion)和PM1的衬底
(N‑well)寄生形成的等效二极管，最后流到VSS(PGM_WLB)端。通过热断裂(thermal 
rupture)或者电迁移(EM)现象改变E‑FUSE熔丝电阻的物理结构，E‑FUSE熔丝电阻由未被编
程之前的低阻抗状态变成高阻抗状态，实现对E‑FUSE 熔丝电阻的编程。其中RD_WLB信号始
终为高电平，选中行的 PGM_WLB为低电平，未选中行的PGM_WLB为高电平(VCC)；选中列
Program‘1’的SL为VCC,选中列Program‘0’的SL为VSS，未选中的列的SL始终为0。在这里，为
了有效地降低P+和NW寄生形成的N‑Well电阻，在版图上应尽可能的将N‑Well与P+满足 
Design rule的最小space，从而通过版图的合理布局有效地降低 N‑Well寄生电阻。

[0089] 当E‑Fuse存储单元处于读操作状态，RD_WLB信号为低电平， PGM_WLB信号为VDD，SL信号接VSS。通过电位的切换，PM1 管子变为正常的读/写选择驱动管，在EFUSE熔丝电阻
有被编程的条件下，读取端点BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读
取端点BL上的电压值会等于参考接地电压GND。其中选中行的RD_WLB信号为低电平，未选中
行的RD_WLB为高电平。在读操作状态，使用正常的PMOS晶体管特性而不是使用二极管的特
性的理由是因为可以消除由于二极管的接触电压(contact voltage)导致的在读出数据
(read data)’0’时sensing不良的问题。

[0090] 利用本发明的存储单元结构，搭建成存储阵列的具体实施方式如图7所示。该电路图由行地址译码电路WL Driver，列译码电路SL driver，以及存储单元阵列组成；

[0091] 当该存储阵列进行编程动作时，在行地址译码电路WL Driver 中，选中行和未选中行的RD_WLB都为高电平；其中选中行的 PGM_WLB为低电平，未选中行的PGM_WLB为高电
平；而在列地址译码电路SL driver中，选中列的SL信号通过SL driver电路里 PMOS管将编
程电压(VCC)传输到SL，再通过寄生等效二极管正向导通将编程电流流经到VSS端，利用电
迁移或热断裂机理，改变 E‑FUSE熔丝电阻的物理结构，由未被编程的低阻抗状态变成高阻
抗状态，实现对E‑FUSE熔丝电阻的编程。其中未选中的存储单元寄生等效二极管处于反相
截止状态。

[0092] 图8、图9分别为行地址译码电路(WL driver)和列地址译码电路(SL driver)。

[0093] 当该存储阵列进行读操作动作时，在行地址译码电路WL Driver 中，选中行RD_WLB为低电平，未选中行的RD_WLB为高电平；其中所有行的PGM_WLB都为高电平；在列译码电
路SL Driver中，所有输出SL信号全为低电平。在EFUSE熔丝电阻有被编程的条件下，读取端
点BL会出现高阻抗状态，而在熔丝电阻没有被编程的条件下，读取端点BL上的电压值会等
于参考接地电压GND。

[0094] 通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为
局限。

[0095] 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权
利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。