一种发光控制电路、发光控制方法以及移位寄存器

摘要

本申请公开了一种发光控制电路、发光控制方法以及移位寄存器，该发光控制电路包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管以及第十三薄膜晶体管。第十二薄膜晶体管与第一薄膜晶体管连接，第十三薄膜晶体管与第五薄膜晶体管以及第七薄膜晶体管连接，第十二薄膜晶体管可以将第一薄膜晶体管与低电压阻隔，第十三薄膜晶体管可以将第五薄膜晶体管以及第七薄膜晶体管与低电压阻隔。这样，可以降低薄膜晶体管被击穿的风险，提高发光控制电路的稳定性。

权利要求

1.一种发光控制电路，其特征在于，包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管以及第十三薄膜晶体管，其中：所述第十二薄膜晶体管的源极与所述第一薄膜晶体管的源极连接，漏极与所述第六薄膜晶体管的栅极连接；

所述第十三薄膜晶体管的漏极与所述第八薄膜晶体管的栅极连接，源极分别与所述第五薄膜晶体管的漏极以及所述第七薄膜晶体管的源极连接；

所述第十薄膜晶体管的栅极分别与所述第五薄膜晶体管的栅极、所述第四薄膜晶体管的栅极、所述第二薄膜晶体管的源极连接，源极分别与所述第三薄膜晶体管的源极、所述第四薄膜晶体管的源极以及第一电源连接，漏极分别与所述第十一薄膜晶体管的源极以及所述第三薄膜晶体管的栅极连接；

所述第十一薄膜晶体管的栅极分别与所述第四薄膜晶体管的漏极以及所述第九薄膜晶体管的漏极连接，漏极分别与所述第七薄膜晶体管的漏极以及第二电源连接；

所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第二薄膜晶体管的漏极连接；

所述第三薄膜晶体管的漏极与所述第六薄膜晶体管的源极连接；

所述第八薄膜晶体管的漏极与所述第九薄膜晶体管的源极连接。

2.如权利要求1所述的发光控制电路，其特征在于，

所述第十二薄膜晶体管为P型薄膜晶体管，所述第十二薄膜晶体管的栅极与所述第二电源连接，或，所述第十二薄膜晶体管为N型薄膜晶体管，所述第十二薄膜晶体管的栅极与所述第一电源连接；以及，所述第十三薄膜晶体管为P型薄膜晶体管，所述第十三薄膜晶体管的栅极与所述第二电源连接，或，所述第十三薄膜晶体管为N型薄膜晶体管，所述第十三薄膜晶体管的栅极与所述第一电源连接。

3.如权利要求2所述的发光控制电路，其特征在于，

所述第一薄膜晶体管的栅极与第二时钟信号连接，漏极与输入信号连接；

所述第二薄膜晶体管的栅极与所述第二时钟信号连接，漏极与所述输入信号连接；

所述第五薄膜晶体管的源极与所述第二时钟信号连接；

所述第六薄膜晶体管的漏极与第一时钟信号连接；

所述第七薄膜晶体管的栅极与所述第二时钟信号连接；

所述第八薄膜晶体管的源极与第三时钟信号连接；

所述第九薄膜晶体管的栅极与所述第三时钟信号连接。

4.如权利要求3所述的发光控制电路，其特征在于，所述发光控制电路还包括：第一电容、第二电容、第三电容以及第四电容，其中：所述第一电容的一端与所述第十二薄膜晶体管的漏极连接，另一端与所述第六薄膜晶体管的源极连接；

所述第二电容的一端与所述第十三薄膜晶体管的漏极连接，另一端与所述第九薄膜晶体管的源极连接；

所述第三电容的一端与所述第十一薄膜晶体管的栅极连接，另一端与所述第一时钟信号连接；

所述第四电容的一端与所述第十薄膜晶体管的栅极连接，另一端与所述第一电源连接。

5.如权利要求1至4任一项所述的发光控制电路，其特征在于，所述第一电源输出高电平，所述第二电源输出低电平，所述第一电源以及所述第二电源为所述发光控制电路提供电源电压。

6.如权利要求5所述的发光控制电路，其特征在于，

所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管以及所述第九薄膜晶体管为P型薄膜晶体管或N型薄膜晶体管；

所述第十薄膜晶体以及所述第十一薄膜晶体管均为P型薄膜晶体管或N型薄膜晶体管。

7.如权利要求6所述的发光控制电路，其特征在于，

所述第十二薄膜晶体管以及所述第十三薄膜晶体管处于导通状态时，所述第十二薄膜晶体管用于降低所述第一薄膜晶体管的栅极与源极之间的电压差，所述第十三薄膜晶体管用于降低所述第五薄膜晶体管的栅极与漏极之间的电压差,以及降低所述第七薄膜晶体管的栅极与源极之间的电压差。

8.一种如权利要求1至7任一项所述的发光控制电路的发光控制方法，其特征在于，包括：第一阶段，第一时钟信号控制所述第十一薄膜晶体管导通，第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，第三时钟信号控制所述第九薄膜晶体管截止，所述第一电源控制所述第十薄膜晶体管截止，所述发光控制电路输出的发光控制信号为低电平；

第二阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，所述第三时钟信号控制所述第九薄膜晶体管导通，所述发光控制电路输出的所述发光控制信号为低电平；

第三阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管导通，所述第三时钟信号控制所述第九薄膜晶体管截止，所述第一电源控制所述第十薄膜晶体管导通，所述发光控制电路输出的所述发光控制信号为高电平；

第四阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，第三时钟信号控制所述第九薄膜晶体管导通，所述发光控制电路输出的发光控制信号为高电平。

9.如权利要求8所述的发光控制方法，其特征在于，

在所述第一阶段、第二阶段、第三阶段以及所述第四阶段，所述第十二薄膜晶体管以及所述第十三薄膜晶体管处于导通状态。

10.一种移位寄存器，其特征在于，包括至少两级如权利要求1至7任一项所述的发光控制电路，其中：第一级所述发光控制电路的输入信号为起始信号，第n级所述发光控制电路中所述第六薄膜晶体管的源极输出的控制信号作为第(n+1)级所述发光控制电路的输入信号；

第n级所述发光控制电路的第一时钟信号作为第(n+1)级所述发光控制电路的第二时钟信号；

第n级所述发光控制电路的第二时钟信号作为第(n+1)级所述发光控制电路的第一时钟信号；

第n级所述发光控制电路的第三时钟信号作为第(n+1)级所述发光控制电路的第三时钟信号，n为大于1的整数。

说明书

一种发光控制电路、发光控制方法以及移位寄存器

技术领域

[0001] 本申请涉及有机发光显示领域，尤其涉及一种发光控制电路、发光控制方法以及移位寄存器。

背景技术

[0002] 有机发光显示装置是一种利用电子空穴对在特定材料中复合，发出特定波长的光，进而显示图像的显示装置，具有响应速度快、功耗低、轻薄、色域广等特点。通常，有机发光显示装置可以包含多个像素、数据驱动器、扫描驱动器以及发光控制器。其中，多个像素用于显示图像，数据驱动器用于为像素提供数据电压，扫描驱动器用于为像素提供扫描信号，发光控制器用于为像素提供发光控制信号，并控制像素的发光时间。

[0003] 在控制有机发光显示装置发光时，可以将初始控制信号施加到发光控制器，发光控制器可以在初始控制信号的作用产生发光控制信号，发光控制信号施加到像素，此时，像素可以在扫描信号的控制下，接收数据电压，在数据电压的作用下产生具有与数据电压对应的设定亮度的光，并显示图像。

[0004] 通常，发光控制器中可以包含多个薄膜晶体管，多个薄膜晶体管可以在电源电压以及时钟信号的控制下，使得发光控制器输出发光控制信号。然而，在发光控制器的实际工作过程中，由于电源电压较高等原因，导致薄膜晶体管的栅极与源极(或栅极与漏极)之间的压差较大，薄膜晶体管存在被击穿的风险。一旦薄膜晶体管被击穿，将会影响发光控制器的正常工作。

发明内容

[0005] 本申请实施例提供一种发光控制电路、发光控制方法以及移位寄存器，用于解决现有的发光控制电路中，由于电源电压较高等原因，导致薄膜晶体管容易被击穿，进而影响发光控制器的正常工作的问题。

[0006] 本申请实施例提供一种发光控制电路，包括：

[0007] 第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管以及第十三薄膜晶体管，其中：

[0008] 所述第十二薄膜晶体管的源极与所述第一薄膜晶体管的源极连接，漏极与所述第六薄膜晶体管的栅极连接；

[0009] 所述第十三薄膜晶体管的漏极与所述第八薄膜晶体管的栅极连接，源极分别与所述第五薄膜晶体管的漏极以及所述第七薄膜晶体管的源极连接；

[0010] 所述第十薄膜晶体管的栅极分别与所述第五薄膜晶体管的栅极、所述第四薄膜晶体管的栅极、所述第二薄膜晶体管的源极连接，源极分别与所述第三薄膜晶体管的源极、所述第四薄膜晶体管的源极以及第一电源连接，漏极分别与所述第十一薄膜晶体管的源极以及所述第三薄膜晶体管的栅极连接；

[0011] 所述第十一薄膜晶体管的栅极分别与所述第四薄膜晶体管的漏极以及所述第九薄膜晶体管的漏极连接，漏极分别与所述第七薄膜晶体管的漏极以及第二电源连接；

[0012] 所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极连接，漏极与所述第二薄膜晶体管的漏极连接；

[0013] 所述第三薄膜晶体管的漏极与所述第六薄膜晶体管的源极连接；

[0014] 所述第八薄膜晶体管的漏极与所述第九薄膜晶体管的源极连接。

[0015] 可选地，所述第十二薄膜晶体管为P型薄膜晶体管，所述第十二薄膜晶体管的栅极与所述第二电源连接，或，所述第十二薄膜晶体管为N型薄膜晶体管，所述第十二薄膜晶体管的栅极与所述第一电源连接；以及，

[0016] 所述第十三薄膜晶体管为P型薄膜晶体管，所述第十三薄膜晶体管的栅极与所述第二电源连接，或，所述第十三薄膜晶体管为N型薄膜晶体管，所述第十三薄膜晶体管的栅极与所述第一电源连接。

[0017] 可选地，所述第一薄膜晶体管的栅极与第二时钟信号连接，漏极与输入信号连接；

[0018] 所述第二薄膜晶体管的栅极与所述第二时钟信号连接；

[0019] 所述第五薄膜晶体管的源极与所述第二时钟信号连接；

[0020] 所述第六薄膜晶体管的漏极与所述第一时钟信号连接；

[0021] 所述第七薄膜晶体管的栅极与所述第二时钟信号连接；

[0022] 所述第八薄膜晶体管的源极与第三时钟信号连接；

[0023] 所述第九薄膜晶体管的栅极与所述第三时钟信号连接。

[0024] 可选地，所述发光控制电路还包括：第一电容、第二电容、第三电容以及第四电容，其中：

[0025] 所述第一电容的一端与所述第十二薄膜晶体管的漏极连接，另一端与所述第六薄膜晶体管的源极连接；

[0026] 所述第二电容的一端与所述第十三薄膜晶体管的漏极连接，另一端与所述第九薄膜晶体管的源极连接；

[0027] 所述第三电容的一端与所述第十一薄膜晶体管的栅极连接，另一端与所述第一时钟信号连接；

[0028] 所述第四电容的一端与所述第十薄膜晶体管的栅极连接，另一端与所述第一电源连接。

[0029] 可选地，所述第一电源输出高电平，所述第二电源输出低电平，所述第一电源以及所述第二电源为所述发光控制电路提供电源电压。

[0030] 可选地，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管以及所述第九薄膜晶体管为P型薄膜晶体管或N型薄膜晶体管；

[0031] 所述第十薄膜晶体管以及所述第十一薄膜晶体管均为P型薄膜晶体管或N型薄膜晶体管。

[0032] 可选地，所述第十二薄膜晶体管以及所述第十三薄膜晶体管处于导通状态时，所述第十二薄膜晶体管用于降低所述第一薄膜晶体管的栅极与源极之间的电压差，所述第十三薄膜晶体管用于降低所述第五薄膜晶体管的栅极与漏极之间的电压差，以及降低所述第七薄膜晶体管的栅极与源极之间的电压差。

[0033] 本申请实施例提供一种发光控制方法，包括：

[0034] 第一阶段，第一时钟信号控制所述第十一薄膜晶体管导通，第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，第三时钟信号控制所述第九薄膜晶体管截止，所述第一电源控制所述第十薄膜晶体管截止，所述发光控制电路输出的发光控制信号为低电平；

[0035] 第二阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，所述第三时钟信号控制所述第九薄膜晶体管导通，所述发光控制电路输出的所述发光控制信号为低电平；

[0036] 第三阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管导通，所述第三时钟信号控制所述第九薄膜晶体管截止，所述第一电源控制所述第十薄膜晶体管导通，所述发光控制电路输出的所述发光控制信号为高电平；

[0037] 第四阶段，所述第二时钟信号控制所述第一薄膜晶体管、所述第二薄膜晶体管以及所述第七薄膜晶体管截止，第三时钟信号控制所述第九薄膜晶体管导通，所述发光控制电路输出的发光控制信号为高电平。

[0038] 可选地，在所述第一阶段、第二阶段、第三阶段以及所述第四阶段，所述第十二薄膜晶体管以及所述第十三薄膜晶体管处于导通状态。

[0039] 本申请实施例还提供一种移位寄存器，包括：至少两级上述记载的所述发光控制电路，其中：

[0040] 第一级所述发光控制电路的所述输入信号为起始信号，第n级所述发光控制电路中所述第六薄膜晶体管的源极输出的控制信号作为第(n+1)级所述发光控制电路的输入信号；

[0041] 第n级所述发光控制电路的所述第一时钟信号作为第(n+1)级所述发光控制电路的所述第二时钟信号；

[0042] 第n级所述发光控制电路的所述第二时钟信号作为第(n+1)级所述发光控制电路的所述第一时钟信号；

[0043] 第n级所述发光控制电路的所述第三时钟信号作为第(n+1)级所述发光控制电路的所述第三时钟信号，n为大于1的整数。

[0044] 本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：

[0045] 本申请实施例提供的发光控制电路，包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管以及第十三薄膜晶体管。第十二薄膜晶体管与第一薄膜晶体管连接，第十三薄膜晶体管与第五薄膜晶体管以及第七薄膜晶体管连接，第十二薄膜晶体管可以将第一薄膜晶体管与低电压阻隔，第十三薄膜晶体管可以将第五薄膜晶体管以及第七薄膜晶体管与低电压阻隔。这样，可以降低薄膜晶体管被击穿的风险，提高发光控制电路的稳定性。

附图说明

[0046] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0047] 图1为本申请实施例提供的一种发光控制电路的结构示意图；

[0048] 图2为本申请实施例提供的一种发光控制方法的时序图；

[0049] 图3为本申请实施例提供的一种移位寄存器的结构示意图；

[0050] 图4为本申请实施例提供的一种移位寄存器的时序图。

具体实施方式

[0051] 下面结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0052] 以下结合附图，详细说明本申请各实施例提供的技术方案。

[0053] 实施例1

[0054] 图1为本申请实施例提供的一种发光控制电路的结构示意图。所述发光控制电路用于产生发光控制信号，所述发光控制信号可以控制像素的发光时间。所述发光控制电路如下所述。

[0055] 图1所示的发光控制电路可以包含13个薄膜晶体管以及4个电容，其中：所述13个薄膜晶体管分别为：第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12以及第十三薄膜晶体管M13，所述四个电容分别为：第一电容C1、第二电容C2、第三电容C3以及第四电容C4。

[0056] 需要说明的是，本申请实施例提供的所述发光控制电路中包含的13个薄膜晶体管中，第十薄膜晶体管M10、第十一薄膜晶体管M11为驱动薄膜晶体管，可以均为P型薄膜晶体管，或均为N型薄膜晶体管。

[0057] 第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十二薄膜晶体管M12以及第十三薄膜晶体管M13可以均为P型薄膜晶体管，也可以均为N型薄膜晶体管，也可以是至少一个为P型薄膜晶体管，其余的为N型薄膜晶体管，不做具体限定。

[0058] 图1中以第一薄膜晶体管M1至第十三薄膜晶体管M13均为P型薄膜晶体管为例进行说明。其中，第一薄膜晶体管M1至第十三薄膜晶体管M13的连接结构如图1所示：

[0059] 第一薄膜晶体管M1的栅极与第二薄膜晶体管M2的栅极连接，漏极与第二薄膜晶体管M2的漏极连接，源极与第十二薄膜晶体管M12的源极连接；

[0060] 第二薄膜晶体管M2的源极分别与第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极、第十薄膜晶体管M10的栅极连接；

[0061] 第三薄膜晶体管M3的栅极分别与第十薄膜晶体管M10的漏极以及第十一薄膜晶体管M11的源极连接，源极分别与第四薄膜晶体管M4的源极、第十薄膜晶体管M10的源极连接，漏极与第六薄膜晶体管M6的源极连接；

[0062] 第四薄膜晶体管M4的漏极分别与第九薄膜晶体管M9的漏极以及第十一薄膜晶体管M11的栅极连接；

[0063] 第五薄膜晶体管M5的源极与第七薄膜晶体管M7的栅极连接，漏极分别与第十三薄膜晶体管M13的源极以及第七薄膜晶体管M7的源极连接；

[0064] 第六薄膜晶体管M6的栅极与第十二薄膜晶体管M12的漏极连接；

[0065] 第七薄膜晶体管M7的漏极分别与第十二薄膜晶体管M12的栅极、第十三薄膜晶体管M13的栅极以及第十一薄膜晶体管M11的漏极连接；

[0066] 第八薄膜晶体管M8栅极与第十三薄膜晶体管M13的漏极连接，源极与第九薄膜晶体管M9的栅极连接，漏极与第九薄膜晶体管M9的源极连接；

[0067] 第十薄膜晶体管M10的漏极与第十一薄膜晶体管M11的源极连接；

[0068] 第一电容C1的一端分别与第十二薄膜晶体管M12的漏极以及第六薄膜晶体管M6的栅极连接，另一端分别与第三薄膜晶体管M3的漏极以及第六薄膜晶体管M6的源极连接；

[0069] 第二电容C2的一端分别与第八薄膜晶体管M8的栅极以及第十三薄膜晶体管M13的漏极连接，另一端分别与第八薄膜晶体管M8的漏极以及第九薄膜晶体管M9的源极连接；

[0070] 第三电容C3的一端与第六薄膜晶体管M6的漏极连接，另一端分别与第四薄膜晶体管M4的漏极、第九薄膜晶体管M9的漏极以及第十一薄膜晶体管M11的栅极连接；

[0071] 第四电容C4的一端分别与第二薄膜晶体管M2的源极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极以及第十薄膜晶体管M10的栅极连接，另一端分别与第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极以及第十薄膜晶体管M10的源极连接。

[0072] 图1中，ECK1为第一时钟信号，ECK2为第二时钟信号，ECK3为第三时钟信号，EIN为输入信号，VGH为第一电源，VGL为第二电源。其中:

[0073] 第一时钟信号ECK1分别与第六薄膜晶体管M6的漏极以及第三电容的一端连接；

[0074] 第二时钟信号ECK2分别与第一薄膜晶体管M1的栅极、第二薄膜晶体管M2的栅极、第七薄膜晶体管M7的栅极以及第五薄膜晶体管M5的源极连接；

[0075] 第三时钟信号ECK3分别与第八薄膜晶体管M8的源极以及第九薄膜晶体管M9的栅极连接；

[0076] 所述第二电源VGL分别第十二薄膜晶体管M12的栅极、第七薄膜晶体管M7的漏极、第十三薄膜晶体管M13的栅极所述第十一薄膜晶体管M11的漏极连接；

[0077] 所述第一电源VGH分别与第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极以及第十薄膜晶体管M10的源极连接。

[0078] 图1所示的N1为与第十二薄膜晶体管M12的漏极连接的节点；

[0079] N2为与第十一薄膜晶体管M11的栅极连接的节点；

[0080] N3为与第十薄膜晶体管M10的栅极连接的节点；

[0081] N4为与第十三薄膜晶体管M13的漏极连接的节点；

[0082] N5为与第八薄膜晶体管M8的漏极以及第九薄膜晶体管M9的源极连接的节点；

[0083] N6为与第一薄膜晶体管M1的源极连接的节点；

[0084] N7为与第五薄膜晶体管M5的漏极以及第七薄膜晶体管M7的源极连接的节点。

[0085] 在本申请实施例中，所述第一电源VGH输出的电平可以为高电平，所述第二电源VGL输出的电平可以为低电平。第六薄膜晶体管M6的源极输出的控制信号SR可以作为下一级发光控制电路的输入信号，第十薄膜晶体管M10的漏极输出发光控制信号EM。

[0086] 在本申请实施例中，第一电容C1以及第二电容C2可以是自举电容，用于抬高或拉低节点电平，第三电容C3以及第四电容C4可以是存储电容，用于保持节点的电平。

[0087] 在本申请实施例中，所述发光控制电路在工作过程中，会出现N1点的电压等于VGL-(VGH-VGL)，第一薄膜晶体管M1的栅极电压等于第二时钟信号ECK2的电压，N1点与第一薄膜晶体管M1的栅极之间的压差较大，(例如，若第二时钟信号ECK2为7V，第二电源VGL为-7V，第一电源VGH为7V，那么，N1点与第一薄膜晶体管M1的栅极之间的压差可以达到28V)。

[0088] 由于本申请实施例提供的发光控制电路中，第十二薄膜晶体管M12的源极与第一薄膜晶体管M1的源极连接，漏极与N1点连接，栅极与第二电源VGL连接，因此，在第二电源VGL的作用下，第十二薄膜晶体管M12处于导通状态，第十二薄膜晶体管M12漏极电压为N1点电压，栅极电压为VGL，源极电压等于第一薄膜晶体管M1的源极电压，此时，由于第十二薄膜晶体管M12具有一定的电阻，因此，第十二薄膜晶体管M12可以起到分压的作用(具体分压的大小可以取决于第十二薄膜晶体管M12的栅极电压以及输出特性)，使得第十二薄膜晶体管M12源极的电压高于漏极电压，也就是说，第一薄膜晶体管M1的源极电压高于N1点的电压，这样，可以降低第一薄膜晶体管M1的栅极与源极之间的压差，进而降低第一薄膜晶体管M1被击穿的风险，提高所述发光控制电路的稳定性。

[0089] 此外，所述发光控制电路在工作过程中，还会出现N4点的电压过低，N4点与第五薄膜晶体管M5的栅极之间的压差过大，以及N4点与第七薄膜晶体管M7的栅极之间的压差过大。

[0090] 由于本申请实施例提供的所述发光控制电路中，第十三薄膜晶体管M13的源极分别与第五薄膜晶体管M5的漏极与第七薄膜晶体管M7的源极连接，漏极与N4点连接，栅极与第二电源VGL连接，因此，在第二电源VGL的作用下，第十三薄膜晶体管M13处于导通状态时，可以将N4的电压阻隔在第十三薄膜晶体管M13的处，降低第五薄膜晶体管M5的栅极与漏极之间的压差，降低第五薄膜晶体管M5被击穿的风险，以及降低第七薄膜晶体管M7的栅极与源极之间的压差，降低第七薄膜晶体管M7被击穿的风险，这样，可以提高所述发光控制电路的稳定性。

[0091] 需要说明的是，在本申请实施例中，若第十二薄膜晶体管M12为N型薄膜晶体管，那么，第十二薄膜晶体管的栅极M12可以与第一电源VGH连接，以确保在所述发光控制电路的工作过程中，第十二薄膜晶体管M12处于导通状态，并将N1点的高电压阻隔在第十二薄膜晶体管M12处，进而对第一薄膜晶体管M1进行保护。

[0092] 同理，若第十三薄膜晶体管M13为N型薄膜晶体管，那么，第十三薄膜晶体管M13的栅极可以与第一电源VGH连接，以确保在所述发光控制电路的工作过程中，第十三薄膜晶体管M13处于导通状态，并将N4点的高电压阻隔在第十三薄膜晶体管M13处，进而对第五薄膜晶体管M5以及第七薄膜晶体管M7进行保护。

[0093] 本申请实施例提供的所述发光控制电路，其包含的第十二薄膜晶体管与第一薄膜晶体管连接，第十三薄膜晶体管与第五薄膜晶体管以及第七薄膜晶体管连接，第十二薄膜晶体管可以将第一薄膜晶体管与低电压阻隔，第十三薄膜晶体管可以将第五薄膜晶体管以及第七薄膜晶体管与低电压阻隔。这样，可以降低薄膜晶体管被击穿的风险，提高发光控制电路的稳定性。

[0094] 实施例2

[0095] 图2为本申请实施例提供的一种发光控制方法的时序图。所述发光控制方法的时序图可以用于控制图1所示的实施例记载的所述发光控制电路输出发光控制信号。其中，图2所示的时序图控制的所述发光控制电路可以是移位寄存器中的第一级发光控制电路，所述发光控制电路中包含的薄膜晶体管均为P型薄膜晶体管。

[0096] 图2所示的发光控制方法的时序图可以分为四个阶段，分别为第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4，其中：

[0097] EIN为所述发光控制电路的输入信号，第一时钟信号ECK1以及第二时钟信号ECK2的脉冲宽度相同，周期也相同，脉冲宽度为周期的1/4，其中，第二时钟信号ECK2相对于第一时钟信号ECK1延时1/2个周期。

[0098] 第三时钟信号ECK3的周期为第一时钟信号ECK1(或第二时钟信号ECK2)的周期的一半，脉冲宽度也为第一时钟信号ECK1的脉冲宽度的一半，且，在第三时钟信号ECK3的一个周期内，第三时钟信号ECK3由高电平变为低电平，或由低电平变为高电平时，所述第一时钟信号ECK均为高电平。

[0099] 图2所示的SR为所述发光控制电路中的所述第六薄膜晶体管M6的源极输出信号，可以作为下一级发光控制电路的输入信号。

[0100] 需要说明的是，在所述发光控制电路工作的过程中，由于所述第十二薄膜晶体管M12的栅极以及第十三薄膜晶体管M13的栅极均与所述第二电源VGL连接，且所述第一电源VGL为低电平，因此，所述第十二薄膜晶体管M12的栅极以及所述第十三薄膜晶体管M13的栅极在所述第一阶段t1、所述第二阶段t2、所述第三阶段t3以及所述第四阶段t4均处于导通状态。

[0101] 下面结合图1所示的实施例记载的所述发光控制电路，对图2所示的时序图的工作原理进行详细描述。

[0102] 图2所示的时序图的工作周期可以分为四个阶段：

[0103] 在第一阶段t1，EIN输出高电平，第一时钟信号ECK1输出低电平，第二时钟信号ECK2输出高电平，第三时钟信号ECK3输出高电平。

[0104] 此时，第一薄膜晶体管M1、第二薄膜晶体管M2、第七薄膜晶体管M7以及第九薄膜晶体管M9截止，N2点和N4点为低电平，第八薄膜晶体管M8以及第十一薄膜晶体管M11导通，EM输出低电平，第三薄膜晶体管M3导通，所述第一电源VGH输入至第六薄膜晶体管M6的源极，SR输出为高电平，由于第一电容C1的作用，N1点的电平被拉高，第六薄膜晶体管M6截止；

[0105] 由于第四电容C4的作用，N3点的电平为高电平，第四薄膜晶体管M4、第五薄膜晶体管M5以及第十薄膜晶体管M10截止，由于第八薄膜晶体管M8导通，N5点的为高电平；

[0106] 在第二阶段t2，EIN输出高电平，第一时钟信号ECK1输出高电平，第二时钟信号ECK2输出高电平，第三时钟信号ECK3输出低电平。

[0107] 此时，第一薄膜晶体管M1、第二薄膜晶体管M2以及第七薄膜晶体管M7截止，由于第三电容C3的作用，N2点仍然为低电平，N4点为低电平，第八薄膜晶体管M8以及第十一薄膜晶体管M11导通，EM输出低电平，第三薄膜晶体管M3导通，所述第一电源VGH输入至第六薄膜晶体管M6的源极，SR输出为高电平，N1点为高电平，第六薄膜晶体管M6截止；

[0108] 由于ECK3为低电平，第九薄膜晶体管M9导通，由于第八薄膜晶体管M8导通以及第二电容C2的作用，N5点为低电平，由于第四电容C4的作用，N3点的电平为高电平，第四薄膜晶体管M4、第五薄膜晶体管M5以及第十薄膜晶体管M10截止；

[0109] 在第三阶段t3，EIN输出低电平，第一时钟信号ECK1输出高电平，第二时钟信号ECK2输出低电平，第三时钟信号ECK3输出高电平。

[0110] 此时，第一薄膜晶体管M1、第二薄膜晶体管M2以及第七薄膜晶体管M7导通，N3点为低电平，第四薄膜晶体管M4、第五薄膜晶体管M5以及第十薄膜晶体管M10导通，由于第四薄膜晶体管M4导通，N2点为高电平，第十一薄膜晶体管M11截止，EM输出高电平，第三薄膜晶体管M3截止；

[0111] 由于第一电容C1的作用，N1点为低电平，第六薄膜晶体管M6导通，SR输出高电平，由于ECK3为高电平，第九薄膜晶体管M9截止，由于第二电容C2的作用，N4点仍然为低电平，第八薄膜晶体管M8导通，N5点为高电平；

[0112] 在第四阶段t4，EIN输出高电平，第一时钟信号ECK1输出高电平，第二时钟信号ECK2输出高电平，第三时钟信号ECK3输出低电平。

[0113] 此时，第一薄膜晶体管M1、第二薄膜晶体管M2以及第七薄膜晶体管M7截止，第九薄膜晶体管M9导通，由于第二电容C2的作用，N4点为高电平，N5点为高电平，第八薄膜晶体管M8截止，由于第九薄膜晶体管M9导通，N2点也为高电平，第十一薄膜晶体管M11截止；

[0114] 由于第四电容C4的作用，N3点仍为低电平，第四薄膜晶体管M4、第五薄膜晶体管M5以及第十薄膜晶体管M10导通，EM输出高电平，第三薄膜晶体管M3截止，此时，由于第一电容C1的作用，N1点仍为低电平，第六薄膜晶体管M6导通，SR输出高电平。

[0115] 这样，所述发光控制电路在图2所示的时序图的下，可以得到如图2所示的N1点、N2点、N3点、N4点以及N5点的输出信号，发光控制信号EM，以及可以作为下一级发光控制电路的SR信号。

[0116] 从图2可以看出，在T1时间段内，所述第一薄膜晶体管M1的栅极电压为第二时钟信号ECK2，与N1点之间的压差较大，此时，若所述发光控制电路中没有所述第十二薄膜晶体管M12，那么，所述第一薄膜晶体管M1存在被击穿的风险。

[0117] 本申请实施例中，在所述第一薄膜晶体管M1与N1点之间增加所述第十二薄膜晶体管M12(如图1所示)，这样，所述第十二薄膜晶体管M12可以将N1点的低电压阻隔在所述第十二薄膜晶体管M12处，可以降低所述第一薄膜晶体管M1的栅极与源极之间的压差，图2所示的N6点即为所述第一薄膜晶体管M1的源极输出信号，从图2可以看出，在T1时间段内，N6点的电压的绝对值低于N1点的电压，因此，可以降低所述第一薄膜晶体管M1被击穿的风险，提高发光控制电路的稳定性。

[0118] 在图2所示的T2时间段内，所述第五薄膜晶体管M5的栅极电压为N3点的电压，与N4点之间的压差较大，所述第七薄膜晶体管M7的栅极电压为第二时钟信号ECK2，与N4点之间的压差较大。此时，若所述发光控制电路中没有所述第二薄膜晶体管M13，那么，所述第一薄膜晶体管M5以及所述第七薄膜晶体管M7存在被击穿的风险。

[0119] 本申请实施例中，在所述第五薄膜晶体管M5、所述第七薄膜晶体管M7以及N4点之间增加所述第十三薄膜晶体管M13(如图1所示)，这样，所述第十三薄膜晶体管M13可以将N4点的低电压阻隔在所述第十三薄膜晶体管M13处，图2所示的N7点即为所述第五薄膜晶体管M5的漏极以及所述第七薄膜晶体管M7的源极输出信号，从图2可以看出，在T2时间段内，N7点的电压的绝对值低于N6点的电压，因此，可以降低所述第五薄膜晶体管M5以及所述第七薄膜晶体管M7被击穿的风险，提高发光控制电路的稳定性。

[0120] 实施例3

[0121] 图3为本申请提供的一种移位寄存器的结构示意图。所述移位寄存器可以包含至少两级上述图1所示的实施例记载的发光控制电路。

[0122] 在图3所示的移位寄存器中，包含n级所述发光控制电路，分别为发光控制电路1、发光控制电路2、发光控制电路3、发光控制电路4、……、发光控制电路n，其中，发光控制电路1为第一级发光控制电路，发光控制电路2为第二级发光控制电路，……，发光控制电路n为第n级发光控制电路，n为大于1的整数。

[0123] 所述发光控制电路1的输入信号为起始信号EIN，发光控制电路1输出的SR信号(即图1所示的发光控制电路中第六薄膜晶体管M6的源极输出的信号)作为发光控制电路2的输入信号，发光控制电路2输出的SR信号作为发光控制电路3的输入信号，……，第n级所述发光控制电路输出的SR信号作为第(n+1)级所述发光控制电路的输入信号。

[0124] 发光控制电路1的所述第一时钟信号作为发光控制电路2的所述第二时钟信号，所述第二时钟信号作为发光控制电路2的所述第一时钟信号，所述第三时钟信号作为发光控制电路2的所述第三时钟信号，发光控制电路2的所述第一时钟信号作为发光控制电路3的所述第二时钟信号，所述第二时钟信号作为发光控制电路3的所述第一时钟信号，所述第三时钟信号作为发光控制电路3的所述第三时钟信号，……，第n级所述发光控制电路的所述第一时钟信号作为第(n+1)级所述发光控制电路的所述第二时钟信号，所述第二时钟信号作为第(n+1)级所述发光控制电路的所述第一时钟信号，所述第三时钟信号作为第(n+1)级所述发光控制电路的所述第三时钟信号，n为大于1的整数。

[0125] 第n级所述发光控制电路输出的发光控制信号为EMn。

[0126] 实施例4

[0127] 图4为本申请实施例提供的一种移位寄存器的时序图。

[0128] 图4中，EIN为第一级发光控制电路的输入信号，ECK1-1为第一级发光控制电路的第一时钟信号，ECK2-1为第一级发光控制电路的第二时钟信号，ECK3-1为第1级发光控制电路的第三时钟信号，ECK1-2为第二级发光控制电路的第一时钟信号，ECK2-2为第二级发光控制电路的第二时钟信号，ECK3-2为第2级发光控制电路的第三时钟信号。

[0129] 从图4可以看出，第一级发光控制电路的第一时钟信号为第2级发光控制电路的第二时钟信号，第二时钟信号为第2级发光控制电路的第一时钟信号，第三时钟信号为第2级发光控制电路的第三时钟信号，……，以此类推，第n级发光控制电路的第一时钟信号为第(n+1)级发光控制电路的第二时钟信号，第二时钟信号为第(n+1)级发光控制电路的第一时钟信号，第三时钟信号为第(n+1)级发光控制电路的第三时钟信号，n为自然数(当n大于2时，图4中未示出第n级发光控制电路的第一时钟信号ECK1-n，第二时钟信号ECK2-n以及第三时钟信号ECK3-n)。

[0130] 本申请实施例中，如图4所示，第一时钟信号ECK1-n以及第二时钟信号ECK2-n的脉冲宽度相同，周期也相同，脉冲宽度为周期的1/4，其中，第二时钟信号ECK2-n相对于第一时钟信号ECK1-n延时1/2个周期。

[0131] 第三时钟信号ECK3-n的周期为第一时钟信号ECK1-n(或第二时钟信号ECK2-n)的周期的一半，脉冲宽度也为第一时钟信号ECK1-n的脉冲宽度的一半，且，在第三时钟信号ECK3-n的一个周期内，第三时钟信号ECK3-n由高电平变为低电平，或由低电平变为高电平时，所述第一时钟信号ECK1-n均为高电平。

[0132] SR1为第一级发光控制电路输出的，且作为第二级发光控制电路输入的输入信号；SR2为第二级发光控制电路输出的，且作为第三级发光控制电路输入的输入信号，……，SRn为第n级发光控制电路输出的，且作为第(n+1)级发光控制电路输入的输入信号。

[0133] EM1、EM2、EM3、……、EMn分别为各级发光控制电路输出的发光控制信号。

[0134] 本领域的技术人员应明白，尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

[0135] 显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。