FINFET器件及其形成方法转让专利
申请号 : CN201711339166.6
文献号 : CN108807270B
文献日 : 2021-03-30
发明人 : 李春霆 , 吴璧雰 , 卢仁祥 , 张志豪
申请人 : 台湾积体电路制造股份有限公司
摘要 :
方法包括形成在隔离区域之上延伸的鳍。在鳍上方形成具有第一侧壁和与第一侧壁相对的第二侧壁的牺牲栅极堆叠件。在牺牲栅极堆叠件的第一侧壁上形成第一间隔件。在牺牲栅极堆叠件的第二侧壁上形成第二间隔件。在牺牲栅极堆叠件、第一间隔件和第二间隔件上方形成其中具有开口的图案化掩模层。图案化掩模层沿着第一间隔件的顶面和侧壁延伸。第二间隔件通过图案化掩模层中的开口暴露。使用图案化掩模层、牺牲栅极堆叠件、第一间隔件和第二间隔件作为组合掩模来图案化鳍以在鳍中形成凹槽。在凹槽中外延生长源极/漏极区域。本发明的实施例还涉及FinFET器件及其形成方法。
权利要求 :
1.一种形成半导体器件的方法，包括：形成在隔离区域之上延伸的鳍；
在所述鳍上方形成牺牲栅极堆叠件，所述牺牲栅极堆叠件具有第一侧壁和与所述第一侧壁相对的第二侧壁；
在所述牺牲栅极堆叠件的所述第一侧壁上形成第一间隔件；
在所述牺牲栅极堆叠件的所述第二侧壁上形成第二间隔件；
在所述牺牲栅极堆叠件、所述第一间隔件和所述第二间隔件上方形成图案化掩模层，所述图案化掩模层中具有开口，所述图案化掩模层沿着所述第一间隔件的顶面和侧壁延伸，所述第二间隔件通过所述图案化掩模层中的所述开口暴露；
使用所述图案化掩模层、所述牺牲栅极堆叠件、所述第一间隔件和所述第二间隔件作为组合掩模来图案化所述鳍以在所述鳍中形成凹槽；以及在所述凹槽中外延生长源极/漏极区域，其中，形成所述第一间隔件以及形成所述第二间隔件包括：在所述牺牲栅极堆叠件的顶面上方并且沿着所述牺牲栅极堆叠件的第一侧壁和第二侧壁形成第一间隔件层；
在所述第一间隔件层上方形成第二间隔件层；以及去除所述第二间隔件层的横向部分，所述第二间隔件层的剩余部分形成所述第一间隔件和所述第二间隔件。
2.根据权利要求1所述的方法，其中，所述第一间隔件和所述第二间隔件的侧壁和所述第一间隔件层的顶面形成在90度和120度之间的角度。
3.根据权利要求2所述的方法，其中，所述第一间隔件层和所述第二间隔件层包括不同的材料。
4.根据权利要求1所述的方法，还包括用替换栅极堆叠件替换所述牺牲栅极堆叠件。
5.根据权利要求4所述的方法，其中，所述替换栅极堆叠件是有源栅极堆叠件。
6.根据权利要求4所述的方法，其中，所述替换栅极堆叠件是伪栅极堆叠件。
7.根据权利要求1所述的方法，其中，所述源极/漏极区域和所述鳍包括不同的半导体材料。
8.一种形成半导体器件的方法，包括：图案化衬底以形成沟槽，所述衬底包括第一半导体材料；
用介电材料填充所述沟槽以形成隔离区域；
蚀刻所述隔离区域以暴露鳍；
沿着所述鳍的侧壁并且在所述鳍的顶面上方形成牺牲栅极堆叠件；
沿着所述牺牲栅极堆叠件的侧壁并且在所述牺牲栅极堆叠件的顶面上方以及在所述鳍的顶面上方沉积第一间隔件层；
在所述第一间隔件层上方沉积第二间隔件层；
蚀刻所述第二间隔件层以去除所述第二间隔件层的横向部分，所述第二间隔件层的剩余部分形成栅极间隔件；
在所述牺牲栅极堆叠件和所述栅极间隔件上方形成图案化掩模，所述图案化掩模在所述第一间隔层的至少部分上方延伸，所述第一间隔层的所述至少部分设置在未由至少一个所述栅极间隔件保护的所述鳍的顶面上方；
使用所述图案化掩模、所述牺牲栅极堆叠件和所述栅极间隔件作为组合掩模蚀刻所述第一间隔件层和所述鳍以在所述鳍中形成第一凹槽；以及用第二半导体材料填充所述第一凹槽以在所述第一凹槽中形成源极/漏极区域。
9.根据权利要求8所述的方法，其中，所述第一间隔件层和所述第二间隔件层包括不同的材料。
10.根据权利要求8所述的方法，其中，所述第一半导体材料与所述第二半导体材料不同。
11.根据权利要求8所述的方法，还包括：在所述源极/漏极区域上方并且沿着所述牺牲栅极堆叠件的侧壁形成介电层；
去除所述牺牲栅极堆叠件以在所述介电层中形成第二凹槽；以及在所述第二凹槽中形成替换栅极堆叠件。
12.根据权利要求11所述的方法，其中，所述替换栅极堆叠件是有源栅极堆叠件。
13.根据权利要求11所述的方法，其中，所述替换栅极堆叠件是伪栅极堆叠件。
14.根据权利要求11所述的方法，还包括合并所述源极/漏极区域以形成用于所述鳍的共同的源极/漏极区域。
15.一种半导体器件，包括：鳍，位于衬底上方；
栅极堆叠件，沿着所述鳍的侧壁并且位于所述鳍的沟道区域的顶面上方，所述栅极堆叠件具有第一侧壁和与所述第一侧壁相对的第二侧壁；
第一栅极间隔件结构，沿着所述栅极堆叠件的所述第一侧壁，所述第一栅极间隔件结构包括第一栅极间隔件，所述第一栅极间隔件的第一部分沿着所述栅极堆叠件的所述第一侧壁延伸，所述第一栅极间隔件的第二部分远离所述栅极堆叠件的所述第一侧壁并且在所述鳍的顶面上方横向延伸；
第二栅极间隔件结构，沿着所述栅极堆叠件的所述第二侧壁，所述第二栅极间隔件结构包括第二栅极间隔件，所述第二栅极间隔件的第一部分沿着所述栅极堆叠件的所述第二侧壁延伸，所述第二栅极间隔件的第二部分远离所述栅极堆叠件的所述第二侧壁并且在所述鳍的顶面上方横向延伸，所述第二栅极间隔件的所述第二部分的宽度小于所述第一栅极间隔件的所述第二部分的宽度；
第一外延区域，邻近所述第一栅极间隔件结构；以及第二外延区域，邻近所述第二栅极间隔件结构。
16.根据权利要求15所述的半导体器件，其中，所述第一栅极间隔件结构还包括沿着所述第一栅极间隔件的所述第一部分的侧壁延伸的第三栅极间隔件。
17.根据权利要求16所述的半导体器件，其中，所述第二栅极间隔件结构还包括沿着所述第二栅极间隔件的所述第一部分的侧壁延伸的第四栅极间隔件，所述第四栅极间隔件的宽度等于所述第三栅极间隔件的宽度。
18.根据权利要求15所述的半导体器件，其中，所述第一外延区域的体积大于所述第二外延区域的体积。
19.根据权利要求15所述的半导体器件，其中，所述第一外延区域的宽度大于所述第二外延区域的宽度。
20.根据权利要求15所述的半导体器件，其中，所述第一外延区域的厚度大于所述第二外延区域的厚度。
说明书 :
FINFET器件及其形成方法
技术领域
[0001] 本发明的实施例涉及FinFET器件及其形成方法。
背景技术
[0002] 半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用
光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
[0003] 半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。然而，随着
最小部件尺寸的减小，出现了应该解决的其它问题。
最小部件尺寸的减小，出现了应该解决的其它问题。
发明内容
[0004] 本发明的实施例提供了一种形成半导体器件的方法，包括：形成在隔离区域之上延伸的鳍；在所述鳍上方形成牺牲栅极堆叠件，所述牺牲栅极堆叠件具有第一侧壁和与所
述第一侧壁相对的第二侧壁；在所述牺牲栅极堆叠件的所述第一侧壁上形成第一间隔件；
在所述牺牲栅极堆叠件的所述第二侧壁上形成第二间隔件；在所述牺牲栅极堆叠件、所述
第一间隔件和所述第二间隔件上方形成图案化掩模层，所述图案化掩模层中具有开口，所
述图案化掩模层沿着所述第一间隔件的顶面和侧壁延伸，所述第二间隔件通过所述图案化
掩模层中的所述开口暴露；使用所述图案化掩模层、所述牺牲栅极堆叠件、所述第一间隔件
和所述第二间隔件作为组合掩模来图案化所述鳍以在所述鳍中形成凹槽；以及在所述凹槽
中外延生长源极/漏极区域。
述第一侧壁相对的第二侧壁；在所述牺牲栅极堆叠件的所述第一侧壁上形成第一间隔件；
在所述牺牲栅极堆叠件的所述第二侧壁上形成第二间隔件；在所述牺牲栅极堆叠件、所述
第一间隔件和所述第二间隔件上方形成图案化掩模层，所述图案化掩模层中具有开口，所
述图案化掩模层沿着所述第一间隔件的顶面和侧壁延伸，所述第二间隔件通过所述图案化
掩模层中的所述开口暴露；使用所述图案化掩模层、所述牺牲栅极堆叠件、所述第一间隔件
和所述第二间隔件作为组合掩模来图案化所述鳍以在所述鳍中形成凹槽；以及在所述凹槽
中外延生长源极/漏极区域。
[0005] 本发明的另一实施例提供了一种形成半导体器件的方法，包括：图案化衬底以形成沟槽，所述衬底包括第一半导体材料；用介电材料填充所述沟槽以形成隔离区域；蚀刻所
述隔离区域以暴露鳍；沿着所述鳍的侧壁并且在所述鳍的顶面上方形成牺牲栅极堆叠件；
沿着所述牺牲栅极堆叠件的侧壁并且在所述牺牲栅极堆叠件的顶面上方以及在所述鳍的
顶面上方沉积第一间隔件层；在所述第一间隔件层上方沉积第二间隔件层；蚀刻所述第二
间隔件层以去除所述第二间隔件层的横向部分，所述第二间隔件层的剩余部分形成栅极间
隔件；在所述牺牲栅极堆叠件和所述栅极间隔件上方形成图案化掩模，所述图案化掩模在
所述第一间隔层的至少部分上方延伸，所述第一间隔层的所述至少部分设置在未由至少一
个所述栅极间隔件保护的所述鳍的顶面上方；使用所述图案化掩模、所述牺牲栅极堆叠件
和所述栅极间隔件作为组合掩模蚀刻所述第一间隔件层和所述鳍以在所述鳍中形成第一
凹槽；以及用第二半导体材料填充所述第一凹槽以在所述第一凹槽中形成源极/漏极区域。
述隔离区域以暴露鳍；沿着所述鳍的侧壁并且在所述鳍的顶面上方形成牺牲栅极堆叠件；
沿着所述牺牲栅极堆叠件的侧壁并且在所述牺牲栅极堆叠件的顶面上方以及在所述鳍的
顶面上方沉积第一间隔件层；在所述第一间隔件层上方沉积第二间隔件层；蚀刻所述第二
间隔件层以去除所述第二间隔件层的横向部分，所述第二间隔件层的剩余部分形成栅极间
隔件；在所述牺牲栅极堆叠件和所述栅极间隔件上方形成图案化掩模，所述图案化掩模在
所述第一间隔层的至少部分上方延伸，所述第一间隔层的所述至少部分设置在未由至少一
个所述栅极间隔件保护的所述鳍的顶面上方；使用所述图案化掩模、所述牺牲栅极堆叠件
和所述栅极间隔件作为组合掩模蚀刻所述第一间隔件层和所述鳍以在所述鳍中形成第一
凹槽；以及用第二半导体材料填充所述第一凹槽以在所述第一凹槽中形成源极/漏极区域。
[0006] 本发明的又一实施例提供了一种半导体器件，包括：鳍，位于衬底上方；栅极堆叠件，沿着所述鳍的侧壁并且位于所述鳍的沟道区域的顶面上方，所述栅极堆叠件具有第一
侧壁和与所述第一侧壁相对的第二侧壁；第一栅极间隔件结构，沿着所述栅极堆叠件的所
述第一侧壁，所述第一栅极间隔件结构包括第一栅极间隔件，所述第一栅极间隔件的第一
部分沿着所述栅极堆叠件的所述第一侧壁延伸，所述第一栅极间隔件的第二部分远离所述
栅极堆叠件的所述第一侧壁并且在所述鳍的顶面上方横向延伸；第二栅极间隔件结构，沿
着所述栅极堆叠件的所述第二侧壁，所述第二栅极间隔件结构包括第二栅极间隔件，所述
第二栅极间隔件的第一部分沿着所述栅极堆叠件的所述第二侧壁延伸，所述第二栅极间隔
件的第二部分远离所述栅极堆叠件的所述第二侧壁并且在所述鳍的顶面上方横向延伸，所
述第二栅极间隔件的所述第二部分的宽度小于所述第一栅极间隔件的所述第二部分的宽
度；第一外延区域，邻近所述第一栅极间隔件结构；以及第二外延区域，邻近所述第二栅极
间隔件结构。
侧壁和与所述第一侧壁相对的第二侧壁；第一栅极间隔件结构，沿着所述栅极堆叠件的所
述第一侧壁，所述第一栅极间隔件结构包括第一栅极间隔件，所述第一栅极间隔件的第一
部分沿着所述栅极堆叠件的所述第一侧壁延伸，所述第一栅极间隔件的第二部分远离所述
栅极堆叠件的所述第一侧壁并且在所述鳍的顶面上方横向延伸；第二栅极间隔件结构，沿
着所述栅极堆叠件的所述第二侧壁，所述第二栅极间隔件结构包括第二栅极间隔件，所述
第二栅极间隔件的第一部分沿着所述栅极堆叠件的所述第二侧壁延伸，所述第二栅极间隔
件的第二部分远离所述栅极堆叠件的所述第二侧壁并且在所述鳍的顶面上方横向延伸，所
述第二栅极间隔件的所述第二部分的宽度小于所述第一栅极间隔件的所述第二部分的宽
度；第一外延区域，邻近所述第一栅极间隔件结构；以及第二外延区域，邻近所述第二栅极
间隔件结构。
附图说明
[0007] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的
尺寸可以任意地增大或减小。
尺寸可以任意地增大或减小。
[0008] 图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)器件的立体图。
[0009] 图2是根据一些实施例的FinFET器件的俯视图。
[0010] 图3A至图6A是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0011] 图7A和图7B是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0012] 图8A、图8B和图8C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0013] 图9A、图9B和图9C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0014] 图10A、图10B和图10C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0015] 图11A、图11B和图11C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0016] 图12A、图12B和图12C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0017] 图13A、图13B和图13C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0018] 图14A、图14B和图14C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0019] 图15A、图15B和图15C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0020] 图16A、图16B和图16C是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。
[0021] 图17A、图17B和图17C是根据一些实施例的FinFET器件的截面图。
[0022] 图18是根据一些实施例的FinFET器件的俯视图。
[0023] 图19是根据一些实施例的FinFET器件的俯视图。
[0024] 图20是根据一些实施例的FinFET器件的俯视图。
[0025] 图21是根据一些实施例的示出形成FinFET器件的方法的流程图。
具体实施方式
[0026] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发
明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件
直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部
件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例
中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的
各个实施例和/或配置之间的关系。
明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件
直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部
件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例
中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的
各个实施例和/或配置之间的关系。
[0027] 而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件
或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不
同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描
述符可以同样地作出相应的解释。
或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不
同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描
述符可以同样地作出相应的解释。
[0028] 将参照特定上下文来描述实施例，即，FinFET器件及其形成方法。本文讨论的各个实施例允许用于形成配置为用作静电放电(ESD)保护器件的FinFET器件，并且改进这种ESD
保护器件的ESD保护属性。在本文中呈现的各个实施例在使用后栅极工艺形成的FinFET器
件的上下文中讨论。在其它实施例中，可以使用先栅极工艺。同样，一些实施例预期了在诸
如平面FET器件的平面器件中使用的方面。
保护器件的ESD保护属性。在本文中呈现的各个实施例在使用后栅极工艺形成的FinFET器
件的上下文中讨论。在其它实施例中，可以使用先栅极工艺。同样，一些实施例预期了在诸
如平面FET器件的平面器件中使用的方面。
[0029] 图1示出了三维视图中的鳍式场效应晶体管(FinFET)10的实例。FinFET 10包括衬底12上的鳍16。衬底12包括隔离区域14，并且鳍16突出在相邻的隔离区域14之上并且从相
邻的隔离区域14之间突出。栅极电介质18沿着鳍16的侧壁并且位于鳍16的顶面上方，并且
栅电极20位于栅极电介质18上方。源极/漏极区域22和24相对于栅极电介质18和栅电极20
设置在鳍16的相对侧中。图1中示出的FinFET 10仅用于说明的目的，并且并不意味着限制
本发明的范围。如此，许多变化是可能的，诸如外延源极/漏极区域、多个鳍、多层鳍片等。
邻的隔离区域14之间突出。栅极电介质18沿着鳍16的侧壁并且位于鳍16的顶面上方，并且
栅电极20位于栅极电介质18上方。源极/漏极区域22和24相对于栅极电介质18和栅电极20
设置在鳍16的相对侧中。图1中示出的FinFET 10仅用于说明的目的，并且并不意味着限制
本发明的范围。如此，许多变化是可能的，诸如外延源极/漏极区域、多个鳍、多层鳍片等。
[0030] 图2是根据一些实施例的FinFET器件30的俯视图。在一些实施例中，FinFET器件30可以包括多个FinFET，诸如图1中示出的FinFET 10，除了FinFET器件30的每个栅极沿着多
个鳍的侧壁延伸并且位于多个鳍的顶面上方之外。FinFET器件30包括多个鳍组，诸如鳍组
33和鳍组35。鳍组33包括多个鳍32。鳍组35包括多个鳍34。在一些实施例中，鳍组33的邻近
的鳍32之间的距离D3可以与鳍组35的邻近的鳍34之间的距离D4基本相同。在一些实施例中，
邻近的鳍组(诸如鳍组33和鳍组35)之间的距离D5可以大于距离D3和距离D4。在一些实施例
中，距离D3可以在约22nm和约26nm之间。在一些实施例中，距离D4可以在约22nm和约26nm之
间。在一些实施例中，距离D5可以在约180nm和约300nm之间。在一些实施例中，比率D3/D5可
以在约0.07和约0.15之间。在一些实施例中，比率D4/D5可以在约0.07和约0.15之间。通过选
择用于比率D3/D5和D4/D5的这些值，实现鳍组33和鳍组35之间的良好隔离。在示出的实施例
中，FinFET器件30包括两个鳍组，诸如鳍组33和鳍组35。在其它实施例中，根据FinFET器件
30的设计需求，鳍组的数量可以小于两个或多于两个。在示出的实施例中，鳍组33和鳍组35
的每个均包括四个鳍。在其它实施例中，根据FinFET器件30的设计需求，鳍组33和鳍组35的
每个中的鳍的数量可以包括小于四个或多于四个鳍。
个鳍的侧壁延伸并且位于多个鳍的顶面上方之外。FinFET器件30包括多个鳍组，诸如鳍组
33和鳍组35。鳍组33包括多个鳍32。鳍组35包括多个鳍34。在一些实施例中，鳍组33的邻近
的鳍32之间的距离D3可以与鳍组35的邻近的鳍34之间的距离D4基本相同。在一些实施例中，
邻近的鳍组(诸如鳍组33和鳍组35)之间的距离D5可以大于距离D3和距离D4。在一些实施例
中，距离D3可以在约22nm和约26nm之间。在一些实施例中，距离D4可以在约22nm和约26nm之
间。在一些实施例中，距离D5可以在约180nm和约300nm之间。在一些实施例中，比率D3/D5可
以在约0.07和约0.15之间。在一些实施例中，比率D4/D5可以在约0.07和约0.15之间。通过选
择用于比率D3/D5和D4/D5的这些值，实现鳍组33和鳍组35之间的良好隔离。在示出的实施例
中，FinFET器件30包括两个鳍组，诸如鳍组33和鳍组35。在其它实施例中，根据FinFET器件
30的设计需求，鳍组的数量可以小于两个或多于两个。在示出的实施例中，鳍组33和鳍组35
的每个均包括四个鳍。在其它实施例中，根据FinFET器件30的设计需求，鳍组33和鳍组35的
每个中的鳍的数量可以包括小于四个或多于四个鳍。
[0031] FinFET器件30还包括隔离区域42，从而使得鳍32和34的每个均突出在相邻的隔离区域42之上并且从相邻的隔离区域42之间突出。FinFET器件30还包括多个栅极36和多个栅
极38，从而使得栅极36和38的每个均沿着鳍组33和鳍组35的相应的一个鳍组的侧壁延伸并
且位于鳍组33和鳍组35的相应的一个鳍组的顶面上方。在一些实施例中，栅极36是有源栅
极并且栅极38是伪栅极，从而使得栅极38不能用作栅极来调制鳍32和34的相应的一个的下
面的沟道区域的导电性。因此，栅极36也可以称为有源栅极36，并且栅极38也可以称为伪栅
极38。在示出的实施例中，伪栅极38的每个均插入在邻近的一对有源栅极36之间。在其它实
施例中，有源栅极36和伪栅极38的数量以及它们的布置可以根据FinFET器件30的设计需求
而改变。在一些实施例中，有源栅极36的宽度W1大于伪栅极38的宽度W2。在其它实施例中，伪
栅极38相对于有源栅极36的宽度的相对宽度可以根据FinFET器件30的设计需求而改变。在
一些实施例中，宽度W1可以在约150nm和约170nm之间。在一些实施例中，宽度W2可以在约
100nm和约120nm之间。在一些实施例中，比率W2/W1可以在约0.58和约0.8之间。在一些实施
例中，伪栅极38和最近的有源栅极36之间的距离D1大于邻近的有源栅极36之间的距离D2。在
一些实施例中，距离D1可以在约168nm和约232nm之间。在一些实施例中，距离D2可以在约
60nm和约80nm之间。在一些实施例中，比率D2/D1可以在约0.25和约0.47之间。在其它实施例
中，栅极36和38之间的各个距离可以根据FinFET器件30的设计需求而改变。
极38，从而使得栅极36和38的每个均沿着鳍组33和鳍组35的相应的一个鳍组的侧壁延伸并
且位于鳍组33和鳍组35的相应的一个鳍组的顶面上方。在一些实施例中，栅极36是有源栅
极并且栅极38是伪栅极，从而使得栅极38不能用作栅极来调制鳍32和34的相应的一个的下
面的沟道区域的导电性。因此，栅极36也可以称为有源栅极36，并且栅极38也可以称为伪栅
极38。在示出的实施例中，伪栅极38的每个均插入在邻近的一对有源栅极36之间。在其它实
施例中，有源栅极36和伪栅极38的数量以及它们的布置可以根据FinFET器件30的设计需求
而改变。在一些实施例中，有源栅极36的宽度W1大于伪栅极38的宽度W2。在其它实施例中，伪
栅极38相对于有源栅极36的宽度的相对宽度可以根据FinFET器件30的设计需求而改变。在
一些实施例中，宽度W1可以在约150nm和约170nm之间。在一些实施例中，宽度W2可以在约
100nm和约120nm之间。在一些实施例中，比率W2/W1可以在约0.58和约0.8之间。在一些实施
例中，伪栅极38和最近的有源栅极36之间的距离D1大于邻近的有源栅极36之间的距离D2。在
一些实施例中，距离D1可以在约168nm和约232nm之间。在一些实施例中，距离D2可以在约
60nm和约80nm之间。在一些实施例中，比率D2/D1可以在约0.25和约0.47之间。在其它实施例
中，栅极36和38之间的各个距离可以根据FinFET器件30的设计需求而改变。
[0032] FinFET器件30还包括间隔件40，间隔件40沿着有源栅极36的侧壁和伪栅极38的侧壁延伸。在一些实施例中，间隔件40具有在约5nm和约10nm之间的宽度。FinFET器件30包括
外延源极/漏极区域44和46，从而使得有源栅极36的每个均插入在相应的一个外延源极/漏
极区域44和相应的一个外延源极/漏极区域46之间，并且伪栅极38的每个均插入在相应的
邻近的外延源极/漏极区域44之间。
外延源极/漏极区域44和46，从而使得有源栅极36的每个均插入在相应的一个外延源极/漏
极区域44和相应的一个外延源极/漏极区域46之间，并且伪栅极38的每个均插入在相应的
邻近的外延源极/漏极区域44之间。
[0033] 在一些实施例中，有源栅极36的每个均具有非对称的源极/漏极配置，从而使得与相应的外延源极/漏极区域44相比，相应的外延源极/漏极区域46与有源栅极36间隔开更短
的距离。在一些实施例中，伪栅极38的每个均具有对称的源极/漏极配置，从而使得两个相
应的源极/漏极区域44与伪栅极38间隔开相同的距离。在一些实施例中，外延源极/漏极区
域46的每个均与相应的有源栅极36间隔开等于相应的间隔件40的宽度的距离D7。在一些实
施例中，外延源极/漏极区域44的每个均与相应的伪栅极38和相应的有源栅极36间隔开大
于距离D7的距离D6。在一些实施例中，距离D6可以在约30nm和约40nm之间。在一些实施例中，
距离D7可以在约5nm和约10nm之间。在一些实施例中，比率D7/D6可以在约0.12和约0.33之
间。
的距离。在一些实施例中，伪栅极38的每个均具有对称的源极/漏极配置，从而使得两个相
应的源极/漏极区域44与伪栅极38间隔开相同的距离。在一些实施例中，外延源极/漏极区
域46的每个均与相应的有源栅极36间隔开等于相应的间隔件40的宽度的距离D7。在一些实
施例中，外延源极/漏极区域44的每个均与相应的伪栅极38和相应的有源栅极36间隔开大
于距离D7的距离D6。在一些实施例中，距离D6可以在约30nm和约40nm之间。在一些实施例中，
距离D7可以在约5nm和约10nm之间。在一些实施例中，比率D7/D6可以在约0.12和约0.33之
间。
[0034] 图2进一步示出了在随后的附图中使用的参考截面。截面A-A沿着FinFET器件30的有源栅极36的纵轴。截面C-C是平行于截面A-A并且横跨外延源极/漏极区域44的平面。截面
B-B垂直于截面A-A并且沿着鳍32的纵轴并且在例如外延源极/漏极区域44和46之间的电流
方向上。为了清楚的目的，随后的附图参考这些参考截面。
B-B垂直于截面A-A并且沿着鳍32的纵轴并且在例如外延源极/漏极区域44和46之间的电流
方向上。为了清楚的目的，随后的附图参考这些参考截面。
[0035] 图3A至图16C是根据一些实施例的FinFET器件(诸如图2中示出的FinFET器件30)的制造中的中间阶段的截面图。在图3A至图16C中，沿着图2中示出的参考截面A-A示出以
“A”符号结尾的图；沿着图2中示出的参考截面B-B示出以“B”符号结尾的图；并且沿着图2中
示出的截面C-C示出以“C”符号结尾的图。
“A”符号结尾的图；沿着图2中示出的参考截面B-B示出以“B”符号结尾的图；并且沿着图2中
示出的截面C-C示出以“C”符号结尾的图。
[0036] 图3A示出了衬底50。衬底50可以是诸如块状半导体的半导体衬底、绝缘体上半导体(SOI)衬底的等，其可以是掺杂(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是
晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如
埋氧(BOX)层、氧化硅层等。通常在硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多
层衬底或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化
合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括
SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；它们的组合等。
晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如
埋氧(BOX)层、氧化硅层等。通常在硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多
层衬底或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化
合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括
SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；它们的组合等。
[0037] 衬底50还可以包括集成电路器件(未示出)。如本领域普通技术人员将意识到，可以在衬底50中和/或上形成多种集成电路器件，诸如晶体管、二极管、电容器、电阻器等或它
们的组合，以产生用于最终FinFET器件的设计的结构和功能需求。可以使用任何合适的方
法形成集成电路器件。
们的组合，以产生用于最终FinFET器件的设计的结构和功能需求。可以使用任何合适的方
法形成集成电路器件。
[0038] 在一些实施例中，可以在衬底50中形成适当的阱(未示出)。在产生的FinFET器件是n型器件的一些实施例中，阱是p阱。在产生的FinFET器件是p型器件的一些实施例中，阱
是n阱。在其它实施例中，在衬底50中形成p阱和n阱。在一些实施例中，将p型杂质注入至衬
底50以形成p阱。P型杂质可以是硼、BF2等，并且可以以等于或小于1018cm-3(诸如在从约
17 -3 18 -3
10 cm 至约10 cm 的范围内)的浓度注入。在一些实施例中，n型杂质注入至衬底50以形成
n阱。n型杂质可以是磷、砷等，并且以等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3
的范围内)的浓度注入。在注入适当的杂质之后，可以对衬底实施退火以激活注入的p型和n
型杂质。
是n阱。在其它实施例中，在衬底50中形成p阱和n阱。在一些实施例中，将p型杂质注入至衬
底50以形成p阱。P型杂质可以是硼、BF2等，并且可以以等于或小于1018cm-3(诸如在从约
17 -3 18 -3
10 cm 至约10 cm 的范围内)的浓度注入。在一些实施例中，n型杂质注入至衬底50以形成
n阱。n型杂质可以是磷、砷等，并且以等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3
的范围内)的浓度注入。在注入适当的杂质之后，可以对衬底实施退火以激活注入的p型和n
型杂质。
[0039] 图3A进一步示出了衬底50上方的掩模53的形成。在一些实施例中，掩模53可以用于随后的蚀刻步骤以图案化衬底50(见图4A)。如图3A所示，掩模53可以包括第一掩模层53A
和第二掩模层53B。第一掩模层53A可以是硬掩模层，可以包括氧化硅、氮化硅、氮氧化硅、碳
化硅、碳氮化硅、它们的组合等，并且可以使用诸如热氧化、热氮化、原子层沉积(ALD)、物理
气相沉积(PVD)、化学气相沉积(CVD)、它们的组合等的任何合适的工艺形成。第一掩模层
53A可以用于防止或最小化随后的蚀刻步骤中第一掩模层53A下面的衬底50的蚀刻(见图
4A)。第二掩模层53B可以包括光刻胶，并且在一些实施例中，可以用于图案化在上述随后的
蚀刻步骤中使用的第一掩模层53A。第二掩模层53B可以使用旋涂技术形成并且可以使用可
接受的光刻技术图案化。在一些实施例中，掩模53可以包括三个或更多掩模层。
和第二掩模层53B。第一掩模层53A可以是硬掩模层，可以包括氧化硅、氮化硅、氮氧化硅、碳
化硅、碳氮化硅、它们的组合等，并且可以使用诸如热氧化、热氮化、原子层沉积(ALD)、物理
气相沉积(PVD)、化学气相沉积(CVD)、它们的组合等的任何合适的工艺形成。第一掩模层
53A可以用于防止或最小化随后的蚀刻步骤中第一掩模层53A下面的衬底50的蚀刻(见图
4A)。第二掩模层53B可以包括光刻胶，并且在一些实施例中，可以用于图案化在上述随后的
蚀刻步骤中使用的第一掩模层53A。第二掩模层53B可以使用旋涂技术形成并且可以使用可
接受的光刻技术图案化。在一些实施例中，掩模53可以包括三个或更多掩模层。
[0040] 图4A示出了衬底50中的半导体带52的形成。首先，可以图案化掩模层53A和53B，其中，掩模层53A和53B中的开口暴露衬底50的将形成沟槽55的区。下一步，可以实施蚀刻工
艺，其中，蚀刻工艺通过掩模53中的开口在衬底50中创建沟槽55。位于图案化掩模53下面的
衬底50的剩余部分形成多个半导体带52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应
离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实
施例中，在形成半导体带52之后，可以通过任何合适的工艺去除掩模53的任何剩余部分。在
其它实施例中，诸如第一掩模层53A的掩模53的部分可以保留在半导体带52上方。在一些实
施例中，半导体带52可以具有在约45nm和约65nm之间的高度H1，并且可以具有在约5nm和约
7nm之间的宽度W3。
艺，其中，蚀刻工艺通过掩模53中的开口在衬底50中创建沟槽55。位于图案化掩模53下面的
衬底50的剩余部分形成多个半导体带52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应
离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实
施例中，在形成半导体带52之后，可以通过任何合适的工艺去除掩模53的任何剩余部分。在
其它实施例中，诸如第一掩模层53A的掩模53的部分可以保留在半导体带52上方。在一些实
施例中，半导体带52可以具有在约45nm和约65nm之间的高度H1，并且可以具有在约5nm和约
7nm之间的宽度W3。
[0041] 在一些实施例中，可以通过任何合适的方法形成半导体带52。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺形成半导体带52。一般地，双重图案
化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺
可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底50上方形成牺牲层并且使
用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除
牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化衬底以形成半导体带52。
化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺
可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底50上方形成牺牲层并且使
用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除
牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化衬底以形成半导体带52。
[0042] 图5A示出了相邻的半导体带52之间的沟槽55(见图4A)中的绝缘材料的形成以形成隔离区域54。绝缘材料可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物等或它们的组
合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远
程等离子体系统中的基于CVD材料沉积以及后固化以使其转化为诸如氧化物的另一种材
料)等或它们的组合形成。也可以使用可以通过任何可接受的工艺形成的其它绝缘材料。
合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远
程等离子体系统中的基于CVD材料沉积以及后固化以使其转化为诸如氧化物的另一种材
料)等或它们的组合形成。也可以使用可以通过任何可接受的工艺形成的其它绝缘材料。
[0043] 此外，在一些实施例中，隔离区域54可以包括在用隔离区域54的绝缘材料填充沟槽55之前形成在沟槽55(见图4A)的侧壁和底面上的共形衬垫(未示出)。在一些实施例中，
衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化
物、半导体(例如，硅)氮氧化物、聚合物、它们的组合等。衬垫的形成可以包括任何合适的方
法，诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这种实施例中，衬垫可以防止(或至少减
少)在隔离区域54的随后的退火期间半导体材料从半导体带52(例如，Si和/或Ge)扩散至周
围的隔离区域54。在一些实施例中，在沉积隔离区域54的绝缘材料之后，可以对隔离区域54
的绝缘材料实施退火工艺。
衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化
物、半导体(例如，硅)氮氧化物、聚合物、它们的组合等。衬垫的形成可以包括任何合适的方
法，诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这种实施例中，衬垫可以防止(或至少减
少)在隔离区域54的随后的退火期间半导体材料从半导体带52(例如，Si和/或Ge)扩散至周
围的隔离区域54。在一些实施例中，在沉积隔离区域54的绝缘材料之后，可以对隔离区域54
的绝缘材料实施退火工艺。
[0044] 进一步参照图5A，诸如化学机械抛光(CMP)的平坦化工艺可以去除隔离区域54的任何过量的绝缘材料，从而使得隔离区域54的顶面和半导体带52的顶面共面。在形成半导
体带52之后在半导体带52上方保留部分掩模53的一些实施例中，CMP也可以去除掩模53的
剩余部分。
体带52之后在半导体带52上方保留部分掩模53的一些实施例中，CMP也可以去除掩模53的
剩余部分。
[0045] 图6A示出了隔离区域54的凹进以形成浅沟槽隔离(STI)区域54。使隔离区域54凹进，从而使得鳍56从相邻的隔离区域54突出。此外，隔离区域54的顶面可以具有如图所示的
平面、凸面、凹面(诸如凹陷)或它们的组合。可以通过适当的蚀刻使隔离区域54的顶面形成
为平坦的，凸的和/或凹的。可以使用可接受的蚀刻工艺(诸如对隔离区域54的材料有选择
性的蚀刻工艺)使隔离区域54凹进。例如，可以使用采用 蚀刻、应用材料公司的
SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。
平面、凸面、凹面(诸如凹陷)或它们的组合。可以通过适当的蚀刻使隔离区域54的顶面形成
为平坦的，凸的和/或凹的。可以使用可接受的蚀刻工艺(诸如对隔离区域54的材料有选择
性的蚀刻工艺)使隔离区域54凹进。例如，可以使用采用 蚀刻、应用材料公司的
SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。
[0046] 本领域技术人员将容易理解，关于图3A至图6A描述的工艺仅仅是如何形成鳍56的一个实例。在其它实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟
槽；可以在沟槽中外延生长同质外延结构；并且可使介电层凹进从而使得同质外延结构从
介电层突出以形成鳍。在又其它实施例中，异质外延结构可用于鳍。例如，可以使图5A中的
半导体带52凹进，并且可以在它们的位置外延生长与半导体带52不同的一种或多种材料。
在又进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；
可以使用与衬底50不同的一种或多种材料在沟槽中外延生长异质外延结构；并且可以使介
电层凹进从而使得异质外延结构从介电层突出以形成鳍56。
槽；可以在沟槽中外延生长同质外延结构；并且可使介电层凹进从而使得同质外延结构从
介电层突出以形成鳍。在又其它实施例中，异质外延结构可用于鳍。例如，可以使图5A中的
半导体带52凹进，并且可以在它们的位置外延生长与半导体带52不同的一种或多种材料。
在又进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；
可以使用与衬底50不同的一种或多种材料在沟槽中外延生长异质外延结构；并且可以使介
电层凹进从而使得异质外延结构从介电层突出以形成鳍56。
[0047] 在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂。在其它实施例中，同质外延或异质外延结构可以在同质外延或异质外延结构
外延生长之后使用例如离子注入来掺杂。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其
中，x可以在约0和1之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合
物半导体等。例如，用于形成III-V族化合物半导体的可使用的材料包括但不限于InAs、
AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
外延生长之后使用例如离子注入来掺杂。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其
中，x可以在约0和1之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合
物半导体等。例如，用于形成III-V族化合物半导体的可使用的材料包括但不限于InAs、
AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
[0048] 参照图7A和图7B，在鳍56上形成介电层58。介电层58可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积(使用，例如ALD、CVD、PVD、它们的组合等)
或热生长(例如，使用热氧化等)。在介电层58上方形成栅电极层60，并且在栅电极层60上方
形成掩模62。在其他实施例中，可以省略介电层58，并且可以直接在鳍56上形成栅电极层
60。在一些实施例中，栅电极层60可以沉积在介电层58上方，并且之后使用例如CMP工艺平
坦化栅电极层60。掩模62可以沉积在栅电极层60上方。栅电极层60可以由例如多晶硅制成，
但是也可以使用相对于隔离区域54的材料具有高蚀刻选择性的其它材料。掩模62可以包括
例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等的一层或多层，并且可以
使用诸如热氧化、热氮化、ALD、PVD、CVD、它们的组合等任何合适的工艺形成。在实施例中，
掩模62包括由氧化硅形成的第一掩模层62A和由氮化硅形成的第二掩模层62B。在一些实施
例中，第一掩模层62A可以具有在约15nm和约25nm之间的厚度，并且第二掩模层62B可以具
有在约50nm和约70nm之间的厚度。
或热生长(例如，使用热氧化等)。在介电层58上方形成栅电极层60，并且在栅电极层60上方
形成掩模62。在其他实施例中，可以省略介电层58，并且可以直接在鳍56上形成栅电极层
60。在一些实施例中，栅电极层60可以沉积在介电层58上方，并且之后使用例如CMP工艺平
坦化栅电极层60。掩模62可以沉积在栅电极层60上方。栅电极层60可以由例如多晶硅制成，
但是也可以使用相对于隔离区域54的材料具有高蚀刻选择性的其它材料。掩模62可以包括
例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等的一层或多层，并且可以
使用诸如热氧化、热氮化、ALD、PVD、CVD、它们的组合等任何合适的工艺形成。在实施例中，
掩模62包括由氧化硅形成的第一掩模层62A和由氮化硅形成的第二掩模层62B。在一些实施
例中，第一掩模层62A可以具有在约15nm和约25nm之间的厚度，并且第二掩模层62B可以具
有在约50nm和约70nm之间的厚度。
[0049] 参照图8A、图8B和图8C，使用可接受的光刻和蚀刻技术图案化掩模62(见图7A和图7B)以形成图案化掩模72。通过可接受的蚀刻技术将图案化掩模72的图案转印至栅电极层
60以形成栅极70。可选地，可以类似地将图案化掩模72的图案转印至介电层58。栅极70的图
案覆盖鳍56的相应的沟道区域而暴露鳍56的源极/漏极区域。在工艺变化范围内，栅极70也
可以具有基本垂直于相应的鳍56的纵向方向的纵向方向。栅极70的尺寸以及栅极70之间的
间距可以取决于其中形成栅极70的管芯的区域。在一些实施例中，当位于例如管芯的输入/
输出区域(例如，设置输入/输出电路的地方)时，栅极70可以具有比当位于例如管芯的逻辑
区域(例如，设置逻辑电路的地方)中时更大的尺寸和更大的间距。
60以形成栅极70。可选地，可以类似地将图案化掩模72的图案转印至介电层58。栅极70的图
案覆盖鳍56的相应的沟道区域而暴露鳍56的源极/漏极区域。在工艺变化范围内，栅极70也
可以具有基本垂直于相应的鳍56的纵向方向的纵向方向。栅极70的尺寸以及栅极70之间的
间距可以取决于其中形成栅极70的管芯的区域。在一些实施例中，当位于例如管芯的输入/
输出区域(例如，设置输入/输出电路的地方)时，栅极70可以具有比当位于例如管芯的逻辑
区域(例如，设置逻辑电路的地方)中时更大的尺寸和更大的间距。
[0050] 如以下更详细的描述的，栅极70是牺牲栅极并且随后由替换栅极替换。因此，栅极70也可以称为牺牲栅极70。在一些实施例中，一些替换栅极是有源栅极并且一些替换栅极
是伪栅极。在一些实施例中，牺牲栅极70A由有源替换栅极替换并且牺牲栅极70D由伪替换
栅极替换。在一些实施例中，牺牲栅极70D的宽度小于牺牲栅极70A的宽度。
是伪栅极。在一些实施例中，牺牲栅极70A由有源替换栅极替换并且牺牲栅极70D由伪替换
栅极替换。在一些实施例中，牺牲栅极70D的宽度小于牺牲栅极70A的宽度。
[0051] 进一步参照图8A、图8B和图8C，可以在衬底50中形成轻掺杂源极/漏极(LDD)区域75。与以上参照图3A讨论的注入工艺类似，将适当的杂质注入至鳍以形成LDD区域75。在产
生的FinFET器件是p型器件的一些实施例中，将p型杂质注入至鳍56以形成p型LDD区域75。
在产生的FinFET器件是n型器件的一些实施例中，将n型杂质注入至鳍56以形成n型LDD区域
75。在LDD区域75的注入期间，牺牲栅极70和图案化掩模72可以用作掩模以防止(或至少减
少)掺杂剂注入至暴露的鳍56的沟道区域。因此，LDD区域75可以基本形成在暴露的鳍56的
源极/漏极区域中。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论
的任何p型杂质。LDD区域75可以具有在约1015cm-3至约1016cm-3之间的杂质浓度。在注入工艺
之后，可以实施退火工艺以激活注入的杂质。
生的FinFET器件是p型器件的一些实施例中，将p型杂质注入至鳍56以形成p型LDD区域75。
在产生的FinFET器件是n型器件的一些实施例中，将n型杂质注入至鳍56以形成n型LDD区域
75。在LDD区域75的注入期间，牺牲栅极70和图案化掩模72可以用作掩模以防止(或至少减
少)掺杂剂注入至暴露的鳍56的沟道区域。因此，LDD区域75可以基本形成在暴露的鳍56的
源极/漏极区域中。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论
的任何p型杂质。LDD区域75可以具有在约1015cm-3至约1016cm-3之间的杂质浓度。在注入工艺
之后，可以实施退火工艺以激活注入的杂质。
[0052] 参照图9A、图9B和图9C，在牺牲栅极70的暴露的表面上(见图9B)和/或鳍56上方的介电层58上(见图9C)形成间隔件层80。可以使用形成间隔件层80的任何合适的方法。在一
些实施例中，可以使用沉积(诸如CVD、ALD等)形成间隔件层80。在一些实施例中，间隔件层
80可以包括例如氮化硅(SiN)、氮氧化硅、碳氮化硅、碳氮氧化硅(SiOCN)、它们的组合等的
一层或多层。在一些实施例中，间隔件层80可以包括第一间隔件层80A和位于第一间隔件层
80A上方的第二间隔件层80B。在一些实施例中，第一间隔件层80A可以由包括Si、O、C、N或它
们的组合的材料形成。在一些实施例中，第二间隔件层80B可以由包括Si、O、C、N或它们的组
合的材料形成。在一些实施例中，第一间隔件层80A和第二间隔件层80B由不同的材料形成。
在一些实施例中，第一间隔件层80A可以包括第一介电层和位于第一介电层上方的第二介
电层。在一些实施例中，第一介电层包括具有在约5和约7之间的k值的介电材料。在一些实
施例中，第一介电层具有在约1nm和约3nm之间的厚度。在一些实施例中，第二介电层包括具
有在约5和约7之间的k值的介电材料。在一些实施例中，第二介电层具有在约2nm和约4nm之
间的厚度。在一些实施例中，第二间隔件层80B具有在约6nm和约7nm之间的厚度。
些实施例中，可以使用沉积(诸如CVD、ALD等)形成间隔件层80。在一些实施例中，间隔件层
80可以包括例如氮化硅(SiN)、氮氧化硅、碳氮化硅、碳氮氧化硅(SiOCN)、它们的组合等的
一层或多层。在一些实施例中，间隔件层80可以包括第一间隔件层80A和位于第一间隔件层
80A上方的第二间隔件层80B。在一些实施例中，第一间隔件层80A可以由包括Si、O、C、N或它
们的组合的材料形成。在一些实施例中，第二间隔件层80B可以由包括Si、O、C、N或它们的组
合的材料形成。在一些实施例中，第一间隔件层80A和第二间隔件层80B由不同的材料形成。
在一些实施例中，第一间隔件层80A可以包括第一介电层和位于第一介电层上方的第二介
电层。在一些实施例中，第一介电层包括具有在约5和约7之间的k值的介电材料。在一些实
施例中，第一介电层具有在约1nm和约3nm之间的厚度。在一些实施例中，第二介电层包括具
有在约5和约7之间的k值的介电材料。在一些实施例中，第二介电层具有在约2nm和约4nm之
间的厚度。在一些实施例中，第二间隔件层80B具有在约6nm和约7nm之间的厚度。
[0053] 参照图10A、图10B和图10C，去除第二间隔件层80B的水平部分，从而使得第二间隔件层80B的剩余的垂直部分形成间隔件82。在一些实施例中，使用合适的各向异性蚀刻工艺
去除第二间隔件层80B的水平部分。在其它实施例中，也可以去除沿着鳍56的侧壁延伸的第
二间隔件层80B的垂直部分。
去除第二间隔件层80B的水平部分。在其它实施例中，也可以去除沿着鳍56的侧壁延伸的第
二间隔件层80B的垂直部分。
[0054] 参照图11A、图11B和图11C，在牺牲栅极70上方形成图案化掩模74。在一些实施例中，图案化掩模74暴露位于邻近的牺牲栅极70之间的鳍56的区域(随后形成产生的FinFET
器件的外延源极/漏极区域的地方)。在一些实施例中，图案化掩模74可以包括光刻胶材料
并且可以使用合适的光刻工艺图案化。在一些实施例中，图案化掩模74暴露插入在邻近的
牺牲栅极70A之间的鳍56的整个区域，并且暴露插入在邻近的牺牲栅极70A和70D之间的鳍
56的区域的部分。图案化掩模74覆盖在间隔件82的形成期间暴露的第一间隔件层80A的部
分。
器件的外延源极/漏极区域的地方)。在一些实施例中，图案化掩模74可以包括光刻胶材料
并且可以使用合适的光刻工艺图案化。在一些实施例中，图案化掩模74暴露插入在邻近的
牺牲栅极70A之间的鳍56的整个区域，并且暴露插入在邻近的牺牲栅极70A和70D之间的鳍
56的区域的部分。图案化掩模74覆盖在间隔件82的形成期间暴露的第一间隔件层80A的部
分。
[0055] 在形成图案化掩模74之后，对鳍56实施图案化工艺以在鳍56的源极/漏极区域中形成凹槽76和78。在一些实施例中，图案化工艺可以包括合适的各向异性干刻蚀工艺，同时
使用图案化掩模74、牺牲栅极70、图案化掩模72、间隔件82和/或隔离区域54作为组合掩模。
合适的各向异性干蚀刻工艺可以包括反应离子刻蚀(RIE)、中性束刻蚀(NBE)等或它们的组
合。在一些实施例中，凹槽76的底部可以设置在凹槽78的底部之下。在一些实施例中，凹槽
76的宽度大于凹槽78的宽度。在一些实施例中，使用图案化掩模74允许减小凹槽76的宽度
和体积，这改进了随后形成的外延源极/漏极区域的生长特性。在形成凹槽76和78之后，去
除图案化掩模74。在图案化掩模74包括光刻胶材料的一些实施例中，可以使用灰化工艺和
随后的湿清洗工艺来去除图案化掩模74。在图案化工艺之后，每个牺牲栅极70具有包括第
一间隔件层80A的未去除部分和间隔件82的侧壁间隔件结构。在一些实施例中，凹槽76具有
在约50nm和约70nm之间的深度D8(从相应的鳍56的顶面测量的)。在一些实施例中，凹槽78
具有在约45nm和约65nm之间的深度D9(从相应的鳍56的顶面测量的)。在一些实施例中，深
度D8大于深度D9。
使用图案化掩模74、牺牲栅极70、图案化掩模72、间隔件82和/或隔离区域54作为组合掩模。
合适的各向异性干蚀刻工艺可以包括反应离子刻蚀(RIE)、中性束刻蚀(NBE)等或它们的组
合。在一些实施例中，凹槽76的底部可以设置在凹槽78的底部之下。在一些实施例中，凹槽
76的宽度大于凹槽78的宽度。在一些实施例中，使用图案化掩模74允许减小凹槽76的宽度
和体积，这改进了随后形成的外延源极/漏极区域的生长特性。在形成凹槽76和78之后，去
除图案化掩模74。在图案化掩模74包括光刻胶材料的一些实施例中，可以使用灰化工艺和
随后的湿清洗工艺来去除图案化掩模74。在图案化工艺之后，每个牺牲栅极70具有包括第
一间隔件层80A的未去除部分和间隔件82的侧壁间隔件结构。在一些实施例中，凹槽76具有
在约50nm和约70nm之间的深度D8(从相应的鳍56的顶面测量的)。在一些实施例中，凹槽78
具有在约45nm和约65nm之间的深度D9(从相应的鳍56的顶面测量的)。在一些实施例中，深
度D8大于深度D9。
[0056] 参照图12A、图12B和图12C，分别在凹槽76和78(见图11A、图11B和图11C)中形成外延源极/漏极区域84和86。在一些实施例中，使用金属有机CVD(MOCVD)、分子束外延(MBE)、
液相外延(LPE)、汽相外延(VPE)、选择性外延(SEG)、它们的组合等在凹槽76和78中外延生
长外延源极/漏极区域84和86。在产生的FinFET器件是n型器件并且鳍56由硅形成的一些实
施例中，外延源极/漏极区域84和86可以包括硅、SiC、SiCP、SiP等。在产生的FinFET器件是p
型器件并且鳍56由硅形成的一些实施例中，外延源极/漏极区域84和86可以包括SiGe、
SiGeB、Ge、GeSn等。外延源极/漏极区84和86可以具有从鳍56的相应的表面凸起的表面并且
可以具有小平面。在一些实施例中，外延源极/漏极区域84和86可以延伸穿过鳍56并且进入
半导体带52。在一些实施例中，外延源极/漏极区域84的宽度大于外延源极/漏极区域86的
宽度。在一些实施例中，外延源极/漏极区域84比外延源极/漏极区域86具有更大的体积。在
一些实施例中，外延源极/漏极区域84和86的材料可以注入有合适的掺杂剂。在一些实施例
中，注入工艺与如以上参照图8A、图8B和图8C描述的用于形成LLD区域75的工艺类似，并且
为了简洁起见，此处不再重复描述。在其它实施例中，外延源极/漏极区域84和86的材料可
以在生长期间原位掺杂。在一些实施例中，外延源极/漏极区域84可以具有在约50nm和约
70nm之间的厚度T1。在一些实施例中，外延源极/漏极区域86可以具有在约50nm和约70nm之
间的厚度T2。在一些实施例中，厚度T1可以大于厚度T2。
液相外延(LPE)、汽相外延(VPE)、选择性外延(SEG)、它们的组合等在凹槽76和78中外延生
长外延源极/漏极区域84和86。在产生的FinFET器件是n型器件并且鳍56由硅形成的一些实
施例中，外延源极/漏极区域84和86可以包括硅、SiC、SiCP、SiP等。在产生的FinFET器件是p
型器件并且鳍56由硅形成的一些实施例中，外延源极/漏极区域84和86可以包括SiGe、
SiGeB、Ge、GeSn等。外延源极/漏极区84和86可以具有从鳍56的相应的表面凸起的表面并且
可以具有小平面。在一些实施例中，外延源极/漏极区域84和86可以延伸穿过鳍56并且进入
半导体带52。在一些实施例中，外延源极/漏极区域84的宽度大于外延源极/漏极区域86的
宽度。在一些实施例中，外延源极/漏极区域84比外延源极/漏极区域86具有更大的体积。在
一些实施例中，外延源极/漏极区域84和86的材料可以注入有合适的掺杂剂。在一些实施例
中，注入工艺与如以上参照图8A、图8B和图8C描述的用于形成LLD区域75的工艺类似，并且
为了简洁起见，此处不再重复描述。在其它实施例中，外延源极/漏极区域84和86的材料可
以在生长期间原位掺杂。在一些实施例中，外延源极/漏极区域84可以具有在约50nm和约
70nm之间的厚度T1。在一些实施例中，外延源极/漏极区域86可以具有在约50nm和约70nm之
间的厚度T2。在一些实施例中，厚度T1可以大于厚度T2。
[0057] 在示出的实施例中，每个外延源极/漏极区域84和每个外延源极/漏极区域86分别与其它外延源极/漏极区域84和86物理分隔开。在其它实施例中，邻近的外延源极/漏极区
域84和邻近的外延源极/漏极区域86可以合并。在图17A、图17B和图17C中描绘了邻近的外
延源极/漏极区域84合并以形成共同的外延源极/漏极区域84的这种实施例。
域84和邻近的外延源极/漏极区域86可以合并。在图17A、图17B和图17C中描绘了邻近的外
延源极/漏极区域84合并以形成共同的外延源极/漏极区域84的这种实施例。
[0058] 进一步参照图12A、图12B和图12C，每个牺牲栅极70D均具有对称布置的外延源极/漏极区域，从而使得每个牺牲栅极70D均与邻近的外延源极/漏极区域84分隔开相同的距离
D6，该距离D6大于第一间隔件层80A的厚度与间隔件82的宽度的总和。此外，每个牺牲栅极
70A均具有不对称布置的外延源极/漏极区域，从而使得每个牺牲栅极70A均与邻近的外延
源极/漏极区域84分隔开距离D6，并且与邻近的外延源极/漏极区域86分隔开距离D7，该距离
D7等于第一间隔件层80A的厚度与间隔件82的宽度的总和。此外，插入在外延源极/漏极区
域84与邻近的牺牲栅极70之间的鳍56的区域由第一间隔件层80A覆盖。在一些实施例中，第
一间隔件层80A防止外延源极/漏极区域84爬上间隔件82的侧壁并且沿着间隔件82的侧壁
延伸，这会降低产生的FinFET器件的ESD保护能力。在一些实施例中，通过将外延源极/漏极
区域84和邻近的牺牲栅极70A间隔开，可以在产生的FinFET器件中避免电流穿通。在一些实
施例中，间隔件82的侧壁和第一间隔件层80A的顶面形成角度α。在一些实施例中，角度α在
约90度和约120度之间。
D6，该距离D6大于第一间隔件层80A的厚度与间隔件82的宽度的总和。此外，每个牺牲栅极
70A均具有不对称布置的外延源极/漏极区域，从而使得每个牺牲栅极70A均与邻近的外延
源极/漏极区域84分隔开距离D6，并且与邻近的外延源极/漏极区域86分隔开距离D7，该距离
D7等于第一间隔件层80A的厚度与间隔件82的宽度的总和。此外，插入在外延源极/漏极区
域84与邻近的牺牲栅极70之间的鳍56的区域由第一间隔件层80A覆盖。在一些实施例中，第
一间隔件层80A防止外延源极/漏极区域84爬上间隔件82的侧壁并且沿着间隔件82的侧壁
延伸，这会降低产生的FinFET器件的ESD保护能力。在一些实施例中，通过将外延源极/漏极
区域84和邻近的牺牲栅极70A间隔开，可以在产生的FinFET器件中避免电流穿通。在一些实
施例中，间隔件82的侧壁和第一间隔件层80A的顶面形成角度α。在一些实施例中，角度α在
约90度和约120度之间。
[0059] 参照图13A、图13B和图13C，在牺牲栅极70上方和外延源极/漏极区域84和86上方沉积蚀刻停止层87和层间电介质(ILD)88。在实施例中，ILD 88是通过可流动CVD形成的可
流动膜。在一些实施例中，ILD 88由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂
的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如
CVD、PECVD、旋涂玻璃工艺、它们的组合等的任何适当方法沉积。在一些实施例中，蚀刻停止
层87被用作图案化ILD 88时的停止层，以形成用于随后形成的接触件的开口。因此，可以选
择用于蚀刻停止层87的材料，从而使得蚀刻停止层87的材料具有比ILD 88的材料更低的蚀
刻速率。在一些实施例中，可以实施诸如CMP的平坦化工艺以使ILD 88的顶面与图案化掩模
72的顶面齐平。在平坦化工艺之后，图案化掩模72的顶面通过ILD 88暴露。在其它实施例
中，CMP也可以去除图案化掩模72的部分或整体。
流动膜。在一些实施例中，ILD 88由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂
的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如
CVD、PECVD、旋涂玻璃工艺、它们的组合等的任何适当方法沉积。在一些实施例中，蚀刻停止
层87被用作图案化ILD 88时的停止层，以形成用于随后形成的接触件的开口。因此，可以选
择用于蚀刻停止层87的材料，从而使得蚀刻停止层87的材料具有比ILD 88的材料更低的蚀
刻速率。在一些实施例中，可以实施诸如CMP的平坦化工艺以使ILD 88的顶面与图案化掩模
72的顶面齐平。在平坦化工艺之后，图案化掩模72的顶面通过ILD 88暴露。在其它实施例
中，CMP也可以去除图案化掩模72的部分或整体。
[0060] 参照图14A、图14B和图14C，去除图案化掩模72的剩余部分和牺牲栅极70以在ILD 88中形成凹槽90。在一些实施例中，使用一个或多个蚀刻步骤来去除图案化掩模72和牺牲
栅极70。每个凹槽90暴露相应的鳍56的沟道区域。在一些实施例中，当蚀刻牺牲栅极70时，
介电层58可以被用作蚀刻停止层。在去除牺牲栅极70之后，也可以去除介电层58。
栅极70。每个凹槽90暴露相应的鳍56的沟道区域。在一些实施例中，当蚀刻牺牲栅极70时，
介电层58可以被用作蚀刻停止层。在去除牺牲栅极70之后，也可以去除介电层58。
[0061] 参照图15A、图15B和图15C，在凹槽90(见图14A、图14B和图14C)中形成栅极介电层92和栅电极层94。栅极介电层92共形地沉积在凹槽90中。在一些实施例中，栅极介电层92包
括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层92包括高k介电材料，并且在
这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、
Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92的形成方法可以包括分子
束沉积(MBD)、ALD、PECVD、它们的组合等。在一些实施例中，栅极介电层92可具有在约3nm和
约5nm之间的厚度。
括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层92包括高k介电材料，并且在
这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、
Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92的形成方法可以包括分子
束沉积(MBD)、ALD、PECVD、它们的组合等。在一些实施例中，栅极介电层92可具有在约3nm和
约5nm之间的厚度。
[0062] 在一些实施例中，在形成栅极介电层92之前，可以在鳍56的沟道区域上方形成界面层(未示出)，并且在界面层上方形成栅极介电层92。界面层有助于缓冲随后形成的高k介
电层与下面的半导体材料。在一些实施例中，界面层是化学氧化硅，其可以由化学反应形
成。例如，可使用去离子水+臭氧(O3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧化物。其
它实施例可以利用用于界面层的不同材料或工艺(例如，热氧化或沉积工艺)。在一些实施
例中，界面层可以具有在约1nm与约3nm之间的厚度。
电层与下面的半导体材料。在一些实施例中，界面层是化学氧化硅，其可以由化学反应形
成。例如，可使用去离子水+臭氧(O3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧化物。其
它实施例可以利用用于界面层的不同材料或工艺(例如，热氧化或沉积工艺)。在一些实施
例中，界面层可以具有在约1nm与约3nm之间的厚度。
[0063] 下一步，栅电极层94沉积在栅极介电层92上方并且填充凹槽90的剩余部分。栅电极层94可以选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt
和Zr的组的金属。在一些实施例中，栅电极层94包括选自TiN、WN、TaN和Ru的组的金属。可以
使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、
TiNx、MoNx、TaNx和TaSixNy的金属氮化物。栅电极层94可以使用诸如ALD、CVD、PVD、镀或它们
的组合的合适工艺形成。在一些实施例中，栅电极层94可以具有在约100nm和约170nm之间
的厚度。在用栅电极层94填充凹槽之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层
92和栅电极层94的过量部分，其过量部分位于ILD 88的顶面上方。因此，栅电极层94和栅极
介电层92的材料的最终的剩余部分形成产生的FinFET器件的替换栅极96。设置在邻近的外
延源极/漏极区域84之间的替换栅极96是伪替换栅极96D，并且设置在外延源极/漏极区域
84和86之间的替换栅极96是有源替换栅极96A。如以下更详细描述的，由于替换栅极96D是
伪栅极，因此可以不形成接触件以制成至伪替换栅极96D的电接触。
和Zr的组的金属。在一些实施例中，栅电极层94包括选自TiN、WN、TaN和Ru的组的金属。可以
使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、
TiNx、MoNx、TaNx和TaSixNy的金属氮化物。栅电极层94可以使用诸如ALD、CVD、PVD、镀或它们
的组合的合适工艺形成。在一些实施例中，栅电极层94可以具有在约100nm和约170nm之间
的厚度。在用栅电极层94填充凹槽之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层
92和栅电极层94的过量部分，其过量部分位于ILD 88的顶面上方。因此，栅电极层94和栅极
介电层92的材料的最终的剩余部分形成产生的FinFET器件的替换栅极96。设置在邻近的外
延源极/漏极区域84之间的替换栅极96是伪替换栅极96D，并且设置在外延源极/漏极区域
84和86之间的替换栅极96是有源替换栅极96A。如以下更详细描述的，由于替换栅极96D是
伪栅极，因此可以不形成接触件以制成至伪替换栅极96D的电接触。
[0064] 在一些实施例中，在形成栅电极层94之前，可以在栅极介电层92上方形成一个或多个功函层(未示出)，并且在一个或多个功函层上方形成栅电极层94。在一些实施例中，一
个或多个功函层可以包括TaN、TiN、它们的组合等，并且可以使用ALD，CVD、它们的组合等形
成。在一些实施例中，牺牲栅极70可以保留而不是由替换栅极96替换。
个或多个功函层可以包括TaN、TiN、它们的组合等，并且可以使用ALD，CVD、它们的组合等形
成。在一些实施例中，牺牲栅极70可以保留而不是由替换栅极96替换。
[0065] 参照图16A、图16B和图16C，在ILD 88上方沉积ILD 102，穿过ILD102和ILD 88形成接触件104，并且穿过ILD 102形成接触件108。在实施例中，使用与以上参照图14A、图14B和
图14C描述的ILD 88类似的材料和方法来形成ILD 102，为了简洁起见，此处不再重复描述。
在一些实施例中，ILD 102和ILD 88由相同的材料形成。在其它实施例中，ILD 102和ILD 88
由不同的材料形成。
图14C描述的ILD 88类似的材料和方法来形成ILD 102，为了简洁起见，此处不再重复描述。
在一些实施例中，ILD 102和ILD 88由相同的材料形成。在其它实施例中，ILD 102和ILD 88
由不同的材料形成。
[0066] 穿过ILD 88和102以及蚀刻停止层87形成用于接触件104的开口。穿过ILD 102和蚀刻停止层87形成用于接触件108的开口。这些开口全部可以在相同的工艺中或在单独的
工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻
挡层、粘合层等的衬垫和导电材料。该衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可
以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 102的顶面去
除过量的材料。剩余的衬垫和导电材料形成接触件104和108。可以实施退火工艺以分别在
外延源极/漏极区域84和86与接触件104之间的界面处形成硅化物(未示出)。接触件104物
理和电连接至外延源极/漏极区域84和86，并且接触件108物理和电连接至替换栅极96。在
一些实施例中，没有形成物理和电连接至伪替换栅极96D的接触件。虽然在图16B中在与接
触件108相同的截面中示出了接触件104，但是该描述仅用于说明的目的，并且在一些实施
例中，接触件104可以设置在与接触件108不同的截面中。在一些实施例中，接触件104与伪
替换栅极96D的最近的间隔件82间隔开距离D10。在一些实施例中，距离D10在约10nm和约
25nm之间。
工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻
挡层、粘合层等的衬垫和导电材料。该衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可
以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 102的顶面去
除过量的材料。剩余的衬垫和导电材料形成接触件104和108。可以实施退火工艺以分别在
外延源极/漏极区域84和86与接触件104之间的界面处形成硅化物(未示出)。接触件104物
理和电连接至外延源极/漏极区域84和86，并且接触件108物理和电连接至替换栅极96。在
一些实施例中，没有形成物理和电连接至伪替换栅极96D的接触件。虽然在图16B中在与接
触件108相同的截面中示出了接触件104，但是该描述仅用于说明的目的，并且在一些实施
例中，接触件104可以设置在与接触件108不同的截面中。在一些实施例中，接触件104与伪
替换栅极96D的最近的间隔件82间隔开距离D10。在一些实施例中，距离D10在约10nm和约
25nm之间。
[0067] 图17A、图17B和图17C示出了与图16A、图16B和图16C示出的FinFET器件类似的FinFET器件的截面图，其中，相同的元件用相同的数字标号标记。在一些实施例中，图17A、
图17B和图17C的FinFET器件可以使用以上参照图3A至图16C描述的图16A、图16B和图16C的
类似材料和方法以及FinFET器件形成，并且为了简洁起见，此处不再重复描述。在示出的实
施例中，邻近的外延源极/漏极区域84合并以形成共同的外延源极/漏极区域84。在一些实
施例中，可以在共同的外延源极/漏极区域84下面、共同的外延源极/漏极区域84和隔离区
域54之间形成空隙(未示出)。在一些实施例中，空隙填充有ILD 88的材料。在示出的实施例
中，共同的外延源极/漏极区域84具有平坦的顶面。在其它实施例中，共同的外延源极/漏极
区域84可以具有非平坦的顶面。
图17B和图17C的FinFET器件可以使用以上参照图3A至图16C描述的图16A、图16B和图16C的
类似材料和方法以及FinFET器件形成，并且为了简洁起见，此处不再重复描述。在示出的实
施例中，邻近的外延源极/漏极区域84合并以形成共同的外延源极/漏极区域84。在一些实
施例中，可以在共同的外延源极/漏极区域84下面、共同的外延源极/漏极区域84和隔离区
域54之间形成空隙(未示出)。在一些实施例中，空隙填充有ILD 88的材料。在示出的实施例
中，共同的外延源极/漏极区域84具有平坦的顶面。在其它实施例中，共同的外延源极/漏极
区域84可以具有非平坦的顶面。
[0068] 图18是根据一些实施例的FinFET器件180的俯视图。FinFET器件180与图2中示出的FinFET器件30类似，其中，相同的元件用相同的数字标号标记。在示出的实施例中，邻近
的外延源极/漏极区域44合并以形成用于鳍组33和35的共同的源极/漏极区域44，并且邻近
的外延源极/漏极区域46合并以形成用于鳍组33和35的共同的源极/漏极区域46。
的外延源极/漏极区域44合并以形成用于鳍组33和35的共同的源极/漏极区域44，并且邻近
的外延源极/漏极区域46合并以形成用于鳍组33和35的共同的源极/漏极区域46。
[0069] 图19是根据一些实施例的FinFET器件190的俯视图。FinFET器件190与图2中示出的FinFET器件30类似，其中，相同的元件用相同的数字标号标记。在示出的实施例中，
FinFET器件190包括在鳍组33和鳍组35上方延伸的有源栅极36和伪栅极38。
FinFET器件190包括在鳍组33和鳍组35上方延伸的有源栅极36和伪栅极38。
[0070] 图20是根据一些实施例的FinFET器件200的俯视图。FinFET器件200与图2中示出的FinFET器件30类似，其中，相同的元件用相同的数字标号标记。在示出的实施例中，
FinFET器件200包括在鳍组33和鳍组35上方延伸的有源栅极36和伪栅极38。此外，FinFET器
件200包括用于每个鳍32和每个鳍34的单独的外延源极/漏极区域44和46。
FinFET器件200包括在鳍组33和鳍组35上方延伸的有源栅极36和伪栅极38。此外，FinFET器
件200包括用于每个鳍32和每个鳍34的单独的外延源极/漏极区域44和46。
[0071] 图21是根据一些实施例的示出形成FinFET器件的方法210的流程图。方法210从步骤212开始，其中，图案化衬底(诸如图3A中所示的衬底50)以形成如以上参照图3A至图6A描
述的鳍(诸如图6A中示出的鳍56)。在步骤214中，如以上参照图7A、图7B和图8A至图8C描述
的，在鳍上方形成牺牲栅极堆叠件(诸如图8A和图8B中示出的牺牲栅极70)。在步骤216中，
如以上参照图9A至图10C描述的，在牺牲栅极堆叠件的侧壁上形成间隔件(诸如图10B中示
出的间隔件82)。在步骤218中，如以上参照图11A至图11C描述的，在牺牲栅极堆叠件和间隔
件上方形成掩模(诸如图11A和图11B示出的图案化掩模74)。在步骤220中，如以上参照图
11A至图11C描述的，使用牺牲栅极堆叠件、间隔件和掩模作为组合掩模来图案化鳍，以在鳍
中形成凹槽(诸如图11B和图11C中示出的凹槽76和78)。在步骤222中，如以上参照图12A至
图12C描述的，在凹槽中外延生长源极/漏极区域(诸如图12B和图12C中示出的外延源极/漏
极区域84和86)。在步骤224中，如以上参照图13A至图15C描述的，在鳍上方形成替换栅极堆
叠件(诸如图15A和15B中示出的替换栅极96)。
述的鳍(诸如图6A中示出的鳍56)。在步骤214中，如以上参照图7A、图7B和图8A至图8C描述
的，在鳍上方形成牺牲栅极堆叠件(诸如图8A和图8B中示出的牺牲栅极70)。在步骤216中，
如以上参照图9A至图10C描述的，在牺牲栅极堆叠件的侧壁上形成间隔件(诸如图10B中示
出的间隔件82)。在步骤218中，如以上参照图11A至图11C描述的，在牺牲栅极堆叠件和间隔
件上方形成掩模(诸如图11A和图11B示出的图案化掩模74)。在步骤220中，如以上参照图
11A至图11C描述的，使用牺牲栅极堆叠件、间隔件和掩模作为组合掩模来图案化鳍，以在鳍
中形成凹槽(诸如图11B和图11C中示出的凹槽76和78)。在步骤222中，如以上参照图12A至
图12C描述的，在凹槽中外延生长源极/漏极区域(诸如图12B和图12C中示出的外延源极/漏
极区域84和86)。在步骤224中，如以上参照图13A至图15C描述的，在鳍上方形成替换栅极堆
叠件(诸如图15A和15B中示出的替换栅极96)。
[0072] 本文讨论的各个实施例允许形成可以用作ESD保护器件的FinFET器件。各个实施例还允许改进ESD保护属性，避免电流穿通，改进外延源极/漏极区域的生长特性，并且防止
外延源极/漏极区域在外延生长期间沿着栅极间隔件的侧壁爬升。
外延源极/漏极区域在外延生长期间沿着栅极间隔件的侧壁爬升。
[0073] 根据实施例，方法包括：形成在隔离区域之上延伸的鳍；在鳍上方形成牺牲栅极堆叠件，牺牲栅极堆叠件具有第一侧壁和与第一侧壁相对的第二侧壁；在牺牲栅极堆叠件的
第一侧壁上形成第一间隔件；在牺牲栅极堆叠件的第二侧壁上形成第二间隔件；在牺牲栅
极堆叠件、第一间隔件和第二间隔件上方形成其中具有开口的图案化掩模层，图案化掩模
层沿着第一间隔件的顶面和侧壁延伸，第二间隔件通过图案化掩模层中的开口暴露；使用
图案化掩模层、牺牲栅极堆叠件、第一间隔件和第二间隔件作为组合掩模来图案化鳍以在
鳍中形成凹槽；并且在凹槽中外延生长源极/漏极区域。在实施例中，形成第一间隔件以及
形成第二间隔件包括：在牺牲栅极堆叠件的顶面上方并且沿着牺牲栅极堆叠件的第一侧壁
和第二侧壁形成第一间隔件层；在第一间隔件层上方形成第二间隔件层；并且去除第二间
隔件层的横向部分，第二间隔件层的剩余部分形成第一间隔件和第二间隔件。在实施例中，
第一间隔件层和第二间隔件层包括不同的材料。在实施例中，该方法还包括用替换栅极堆
叠件替换牺牲栅极堆叠件。在实施例中，替换栅极堆叠件是有源栅极堆叠件。在实施例中，
替换栅极堆叠件是伪栅极堆叠件。在实施例中，源极/漏极区域和鳍包括不同的半导体材
料。
第一侧壁上形成第一间隔件；在牺牲栅极堆叠件的第二侧壁上形成第二间隔件；在牺牲栅
极堆叠件、第一间隔件和第二间隔件上方形成其中具有开口的图案化掩模层，图案化掩模
层沿着第一间隔件的顶面和侧壁延伸，第二间隔件通过图案化掩模层中的开口暴露；使用
图案化掩模层、牺牲栅极堆叠件、第一间隔件和第二间隔件作为组合掩模来图案化鳍以在
鳍中形成凹槽；并且在凹槽中外延生长源极/漏极区域。在实施例中，形成第一间隔件以及
形成第二间隔件包括：在牺牲栅极堆叠件的顶面上方并且沿着牺牲栅极堆叠件的第一侧壁
和第二侧壁形成第一间隔件层；在第一间隔件层上方形成第二间隔件层；并且去除第二间
隔件层的横向部分，第二间隔件层的剩余部分形成第一间隔件和第二间隔件。在实施例中，
第一间隔件层和第二间隔件层包括不同的材料。在实施例中，该方法还包括用替换栅极堆
叠件替换牺牲栅极堆叠件。在实施例中，替换栅极堆叠件是有源栅极堆叠件。在实施例中，
替换栅极堆叠件是伪栅极堆叠件。在实施例中，源极/漏极区域和鳍包括不同的半导体材
料。
[0074] 根据另一实施例，方法包括：图案化衬底以形成沟槽，该衬底包括第一半导体材料；用介电材料填充沟槽以形成隔离区域；蚀刻隔离区域以暴露鳍；沿着鳍的侧壁并且在鳍
的顶面上方形成牺牲栅极堆叠件；沿着牺牲栅极堆叠件的侧壁并且在牺牲栅极堆叠件的顶
面上方以及在鳍的顶面上方沉积第一间隔件层；在第一间隔件层上方沉积第二间隔件层；
蚀刻第二间隔件层以去除第二间隔件层的横向部分，第二间隔件层的剩余部分形成栅极间
隔件；在牺牲栅极堆叠件和栅极间隔件上方形成图案化掩模，图案化掩模在第一间隔层的
设置在鳍的未由至少一个栅极间隔件保护的顶面上方的至少部分上方延伸；使用图案化掩
模、牺牲栅极堆叠件和栅极间隔件作为组合掩模蚀刻第一间隔件层和鳍以在鳍中形成第一
凹槽；并且用第二导电材料填充第一凹槽以在第一凹槽中形成源极/漏极区域。在实施例
中，第一间隔件层和第二间隔件层包括不同的材料。在实施例中，第一半导体材料与第二半
导体材料不同。在实施例中，该方法还包括：在源极/漏极区域上方并且沿着牺牲栅极堆叠
件的侧壁形成介电层；去除牺牲栅极堆叠件以在介电层中形成第二凹槽；并且在第二凹槽
中形成替换栅极堆叠件。在实施例中，替换栅极堆叠件是有源栅极堆叠件。在实施例中，替
换栅极堆叠件是伪栅极堆叠件。在实施例中，该方法还包括合并源极/漏极区域以形成用于
鳍的共同的源极/漏极区域。
的顶面上方形成牺牲栅极堆叠件；沿着牺牲栅极堆叠件的侧壁并且在牺牲栅极堆叠件的顶
面上方以及在鳍的顶面上方沉积第一间隔件层；在第一间隔件层上方沉积第二间隔件层；
蚀刻第二间隔件层以去除第二间隔件层的横向部分，第二间隔件层的剩余部分形成栅极间
隔件；在牺牲栅极堆叠件和栅极间隔件上方形成图案化掩模，图案化掩模在第一间隔层的
设置在鳍的未由至少一个栅极间隔件保护的顶面上方的至少部分上方延伸；使用图案化掩
模、牺牲栅极堆叠件和栅极间隔件作为组合掩模蚀刻第一间隔件层和鳍以在鳍中形成第一
凹槽；并且用第二导电材料填充第一凹槽以在第一凹槽中形成源极/漏极区域。在实施例
中，第一间隔件层和第二间隔件层包括不同的材料。在实施例中，第一半导体材料与第二半
导体材料不同。在实施例中，该方法还包括：在源极/漏极区域上方并且沿着牺牲栅极堆叠
件的侧壁形成介电层；去除牺牲栅极堆叠件以在介电层中形成第二凹槽；并且在第二凹槽
中形成替换栅极堆叠件。在实施例中，替换栅极堆叠件是有源栅极堆叠件。在实施例中，替
换栅极堆叠件是伪栅极堆叠件。在实施例中，该方法还包括合并源极/漏极区域以形成用于
鳍的共同的源极/漏极区域。
[0075] 根据又另一实施例，器件包括：位于衬底上方的鳍；沿着鳍的侧壁并且位于鳍的沟道区域的顶面上方的栅极堆叠件，该栅极堆叠件具有第一侧壁和与第一侧壁相对的第二侧
壁；沿着栅极堆叠件的第一侧壁的第一栅极间隔件结构，第一栅极间隔件结构包括第一栅
极间隔件，第一栅极间隔件的第一部分沿着栅极堆叠件的第一侧壁延伸，第一栅极间隔件
的第二部分远离栅极堆叠件的第一侧壁并且在鳍的顶面上方横向延伸；第二栅极间隔件结
构沿着栅极堆叠件的第二侧壁延伸，第二栅极间隔件结构包括第二栅极间隔件，第二栅极
间隔件的第一部分沿着栅极堆叠件的第二侧壁延伸，第二栅极间隔件的第二部分远离栅极
堆叠件的侧壁并且在鳍的顶面上方横向延伸，第二栅极间隔件的第二部分的宽度小于第一
栅极间隔件的第二部分的宽度；邻近第一栅极间隔件结构的第一外延区域；以及邻近第二
栅极间隔件结构的第二外延区域。在实施例中，第一栅极间隔件结构还包括沿着第一栅极
间隔件的第一部分的侧壁延伸的第三栅极间隔件。在实施例中，第二栅极间隔件结构还包
括沿着第二栅极间隔件的第一部分的侧壁延伸的第四栅极间隔件，第四栅极间隔件的宽度
基本等于第三栅极间隔件的宽度。在实施例中，第一外延区域的体积大于第二外延区域的
体积。在实施例中，第一外延区域的宽度大于第二外延区域的宽度。在实施例中，第一外延
区域的厚度大于第二外延区域的厚度。
壁；沿着栅极堆叠件的第一侧壁的第一栅极间隔件结构，第一栅极间隔件结构包括第一栅
极间隔件，第一栅极间隔件的第一部分沿着栅极堆叠件的第一侧壁延伸，第一栅极间隔件
的第二部分远离栅极堆叠件的第一侧壁并且在鳍的顶面上方横向延伸；第二栅极间隔件结
构沿着栅极堆叠件的第二侧壁延伸，第二栅极间隔件结构包括第二栅极间隔件，第二栅极
间隔件的第一部分沿着栅极堆叠件的第二侧壁延伸，第二栅极间隔件的第二部分远离栅极
堆叠件的侧壁并且在鳍的顶面上方横向延伸，第二栅极间隔件的第二部分的宽度小于第一
栅极间隔件的第二部分的宽度；邻近第一栅极间隔件结构的第一外延区域；以及邻近第二
栅极间隔件结构的第二外延区域。在实施例中，第一栅极间隔件结构还包括沿着第一栅极
间隔件的第一部分的侧壁延伸的第三栅极间隔件。在实施例中，第二栅极间隔件结构还包
括沿着第二栅极间隔件的第一部分的侧壁延伸的第四栅极间隔件，第四栅极间隔件的宽度
基本等于第三栅极间隔件的宽度。在实施例中，第一外延区域的体积大于第二外延区域的
体积。在实施例中，第一外延区域的宽度大于第二外延区域的宽度。在实施例中，第一外延
区域的厚度大于第二外延区域的厚度。
[0076] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人
所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该
意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围
的情况下，本文中他们可以做出多种变化、替换以及改变。
所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该
意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围
的情况下，本文中他们可以做出多种变化、替换以及改变。