栅极环绕纳米片场效应晶体管及其制造方法

摘要

一种栅极环绕纳米片场效应晶体管及其制造方法。制造栅极环绕纳米片场效应晶体管的方法包括在衬底上形成堆叠。所述堆叠包括由沟道层与非均匀牺牲区形成的交替排列。所述非均匀牺牲区中的每一者包括上部牺牲层、中间牺牲层及下部牺牲层。所述上部牺牲层及所述下部牺牲层被配置成以第一蚀刻速率进行蚀刻，且所述中间牺牲层被配置成以大于所述第一蚀刻速率的第二蚀刻速率进行蚀刻。

权利要求

1.一种栅极环绕纳米片场效应晶体管，其特征在于，包括：

源极电极；

漏极电极；

多个沟道区，在所述源极电极与所述漏极电极之间延伸；

栅极堆叠，位于所述源极电极与所述漏极电极之间以及所述多个沟道区中的两个相邻的沟道区之间；以及一对反向内部间隔物，位于所述两个相邻的沟道区之间，

其中所述源极电极及所述漏极电极各自包括第一部分及第二部分，所述第一部分包括垂直侧壁部分及在所述两个相邻的沟道区之间从所述垂直侧壁部分延伸的侧向延伸部分，其中所述一对反向内部间隔物的每一个反向内部间隔物包括第一内部间隔物段及第二内部间隔物段，所述第二内部间隔物段在垂直方向上通过所述源极电极的所述侧向延伸部分或所述漏极电极的所述侧向延伸部分中的一者而与所述第一内部间隔物段间隔开，且其中所述反向内部间隔物中的每一者的所述第一内部间隔物段及所述第二内部间隔物段与所述源极电极的所述第一部分及所述漏极电极的所述第一部分中的一者的所述垂直侧壁部分相邻。

2.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述源极电极及所述漏极电极中的每一者包含实质上不含有缺陷的晶体材料。

3.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述源极电极的所述第一部分及所述漏极电极的所述第一部分包含未经掺杂的Si。

4.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述源极电极的所述第二部分及所述漏极电极的所述第二部分包含经掺杂的Si。

5.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述侧向延伸部分具有2nm到10nm的侧向长度及2nm到6nm的高度。

6.根据权利要求5所述的栅极环绕纳米片场效应晶体管，其特征在于，所述第一内部间隔物段及所述第二内部间隔物段中的每一者具有小于或实质上等于所述侧向延伸部分的侧向长度的侧向长度，且其中所述反向内部间隔物中的每一者的所述第一内部间隔物段与所述第二内部间隔物段之间的垂直间距实质上等于所述侧向延伸部分的高度。

7.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述反向内部间隔物中的每一者包含选自由氧化物材料及氮化物材料组成的材料群组的介电材料，且其中所述介电材料具有介于2到8之间的K值。

8.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述两个相邻的沟道区之间的垂直间距为8nm到20nm，所述两个相邻的沟道区中的每一者的宽度为6nm到60nm，且

所述两个相邻的沟道区中的每一者的厚度为3nm到8nm。

9.根据权利要求1所述的栅极环绕纳米片场效应晶体管，其特征在于，所述栅极环绕纳米片场效应晶体管选自由nMOS FET、pMOS FET及其组合组成的群组。

说明书

栅极环绕纳米片场效应晶体管及其制造方法

[0001] [相关申请的交叉参考]

[0002] 本申请主张在2017年5月8日在美国专利及商标局提出申请的美国临时申请第62/503,275号以及在2017年8月22日在美国专利及商标局提出申请的美国非临时申请第15/
683,304号的优先权及权利，所述美国临时申请及美国非临时申请的全部内容并入本申请供参考。

技术领域

[0003] 本公开大体来说涉及场效应晶体管及制造所述场效应晶体管的方法。

背景技术

[0004] 根据传统方法形成的栅极环绕(gate‑all‑around，GAA)纳米片(nanosheet，NS)场效应晶体管(field effect transistor，FET)具有以下集成困难：需要同时形成源极‑漏极(source‑drain，SD)应力源区(stressor region)，同时还实现低栅极‑漏极电容(gate‑drain capacitance，Cgd)。传统的栅极环绕纳米片场效应晶体管是在源极‑漏极边界处利用介电内部间隔物形成的。这些介电内部间隔物在传统上是在进行蚀刻来形成用于源极‑漏极电极的凹槽的任务之后但在凹槽中形成源极‑漏极电极的任务之前形成(即，介电内部间隔物在传统上是在源极‑漏极凹槽蚀刻之后且在源极‑漏极外延再填充之前形成)。因此，当根据这些传统方法生长外延源极‑漏极材料以形成源极‑漏极区时，在介电/沟道界面处会形成缺陷，此会造成有缺陷的源极‑漏极区，从而形成非应变源极‑漏极区(即，无源极‑漏极应力源区)。

[0005] 传统的栅极环绕纳米片场效应晶体管具有以下另一个集成困难：需要实现多阈值电压(multiple threshold voltage，mVt)架构，同时还实现低栅极‑漏极电容。传统的栅极环绕纳米片场效应晶体管是由包绕在每一个半导体沟道层(即，每一个纳米片沟道层)周围的栅极堆叠(即，介电材料及金属)形成，其中各个沟道层隔开垂直间距(vertical spacing，VSP)距离。为实现多阈值电压集成，可增大垂直间距来更容易地使不同的金属层能够形成在垂直间距区中，从而能够实现不同的阈值电压(Vt)值。然而，增大垂直间距会对应地增大栅极‑漏极电容。

[0006] 传统的栅极环绕纳米片场效应晶体管具有以下另一个集成困难：需要对宽宽度的沟道层实现均匀的沟道层厚度。传统的栅极环绕纳米片场效应晶体管是由上覆在衬底上的牺牲层与沟道层的交替堆叠形成。在替换金属栅极(replacement metal gate，RMG)任务期间，牺牲层相对于沟道层被选择性地移除。沟道层可为硅(Si)，且牺牲层可为Ge％为近似25％到近似60％的硅锗(SiGe)。然而，如果Ge％处于所述范围的低端(例如，近似25％)，则在通过钻蚀蚀刻工艺(undercut etch process)移除牺牲层的任务期间也可能会对Si沟道层进行蚀刻。对Si沟道层进行蚀刻会形成不具有所期望电性性质(例如，输送及阈值电压)的非均匀沟道层。举例来说，在移除牺牲层的传统任务期间，也可能会局部地移除Si沟道层(例如，可能移除Si沟道层的边缘，从而形成椭圆形状的Si沟道层)。另一方面，如果Ge％处于所述范围的高端(例如，近似60％或大于60％)，则相对于Si的选择性会增大，但会使更多Ge扩散到相邻的沟道层中(即，形成宽过渡区)，使得沟道层由Si及Ge形成而非仅由Si形成。
因此，在传统的栅极环绕纳米片场效应晶体管制作期间提供Ge％处于所述范围的高端处的牺牲层会形成由于Ge向相邻的沟道层中的非均匀扩散而导致的宽过渡区及/或非均匀沟道厚度。

发明内容

[0007] 本公开涉及制造栅极环绕(GAA)纳米片(NS)场效应晶体管(FET)的各种方法。在一个实施例中，所述方法包括在衬底上形成堆叠。所述堆叠包括由沟道层与非均匀牺牲区形成的交替排列。所述非均匀牺牲区中的每一者包括上部牺牲层、中间牺牲层及下部牺牲层。所述上部牺牲层及所述下部牺牲层被配置成以第一蚀刻速率进行蚀刻，且所述中间牺牲层被配置成以大于所述第一蚀刻速率的第二蚀刻速率进行蚀刻。

[0008] 所述方法还可包括对所述堆叠进行蚀刻以形成电极凹槽以及对所述非均匀牺牲区执行侧向蚀刻。所述侧向蚀刻将所述非均匀牺牲区中的每一者的所述中间牺牲层蚀刻到比所述非均匀牺牲区中的每一者的所述上部牺牲层及所述下部牺牲层更大的程度，以在所述非均匀牺牲区中的每一者的所述上部牺牲层与所述下部牺牲层之间形成一对凹槽。

[0009] 所述方法还可包括外延沉积源极电极的第一部分及第二部分以及漏极电极的第一部分及第二部分。所述第一部分包括填充在所述凹槽中的一者中的侧向延伸部分以及沿侧壁延伸的垂直延伸部分。所述方法还可包括移除牺牲区以在所述侧向延伸部分中的每一者的相对两侧上形成上部凹槽区及下部凹槽区，以及通过在凹槽中沉积介电材料来形成反向内部间隔物。在沉积所述介电材料以形成所述反向内部间隔物之后可留下未被填充的间隙，且形成所述反向内部间隔物还可包括移除位于所述上部凹槽区及所述下部凹槽区外的所述介电材料的一些部分。所述介电材料可包括氧化物或氮化物。所述沟道层中的每一者可包含硅(Si)。

[0010] 上部牺牲层、中间牺牲层及下部牺牲层可各自包含硅锗(SiGe)，且所述中间牺牲层的所述SiGe的Ge％可大于所述上部牺牲层及所述下部牺牲层中的每一者的所述SiGe的Ge％。所述中间牺牲层的所述Ge％可大于40％，且所述上部牺牲层及所述下部牺牲层中的每一者的所述Ge％可小于35％。所述中间牺牲层的所述Ge％可大于50％，且所述上部牺牲层及所述下部牺牲层中的每一者的所述Ge％可小于30％。

[0011] 所述非均匀牺牲区中的每一者的所述中间牺牲层的厚度可比所述非均匀牺牲区中的每一者的所述上部牺牲层及所述下部牺牲层中的每一者的厚度薄。所述非均匀牺牲区中的每一者的所述中间牺牲层的厚度可为1nm到5nm，且所述非均匀牺牲区中的每一者的所述上部牺牲层及所述下部牺牲层的厚度可为3nm到7nm。所述非均匀牺牲区中的每一者的所述中间牺牲层的厚度可为2nm到3nm，且所述非均匀牺牲区中的每一者的所述上部牺牲层及所述下部牺牲层的厚度可为3nm到5nm。

[0012] 所述方法还可包括在堆叠上形成虚设栅极堆叠及外部间隔物，且在对堆叠进行蚀刻期间形成的电极凹槽可与外部间隔物的边缘对准。

[0013] 本公开还涉及栅极环绕(GAA)纳米片(NS)场效应晶体管(FET)的各种实施例。在一个实施例中，栅极环绕纳米片场效应晶体管包括：源极电极；漏极电极；一系列沟道区，在所述源极电极与所述漏极电极之间延伸；栅极堆叠，位于所述源极电极与所述漏极电极之间以及所述一系列沟道区中的两个相邻的沟道区之间；以及一对反向内部间隔物，位于所述两个相邻的沟道区之间。所述源极电极及所述漏极电极各自包括第一部分及第二部分。所述第一部分包括垂直侧壁部分及在所述两个相邻的沟道区之间从所述垂直侧壁部分延伸的侧向延伸部分。所述一对反向内部间隔物的每一个反向内部间隔物包括第一内部间隔物段及第二内部间隔物段，所述第二内部间隔物段在垂直方向上通过所述源极电极的所述侧向延伸部分与所述漏极电极的所述侧向延伸部分中的一者而与所述第一内部间隔物段间隔开。所述反向内部间隔物中的每一者的所述第一内部间隔物段及所述第二内部间隔物段与所述源极电极的所述第一部分及所述漏极电极的所述第一部分中的一者的垂直侧壁相邻。

[0014] 所述源极电极及所述漏极电极中的每一者可包含实质上不含有缺陷的晶体材料。所述源极电极的第一部分及所述漏极电极的第一部分可包含未经掺杂的Si。所述源极电极的第二部分及所述漏极电极的第二部分可包含掺杂质(doping)。

[0015] 所述侧向延伸部分可具有2nm到10nm的侧向长度及2nm到6nm的高度。

[0016] 所述第一内部间隔物段及所述第二内部间隔物段中的每一者可具有小于或实质上等于所述侧向延伸部分的所述侧向长度的侧向长度，且所述反向内部间隔物中的每一者的所述第一内部间隔物段与所述第二内部间隔物段之间的垂直间距可实质上等于所述侧向延伸部分的所述高度。

[0017] 所述反向内部间隔物中的每一者可包含例如氧化物材料或氮化物材料等介电材料，且所述介电材料可具有介于2到8之间的K值。

[0018] 所述两个相邻的沟道区之间的垂直间距可为8nm到20nm，所述两个相邻的沟道区中的每一者的宽度可为6nm到60nm，且所述两个相邻的沟道区中的每一者的厚度可为3nm到8nm。

[0019] 所述栅极环绕纳米片场效应晶体管可为nMOS FET、pMOS FET或其组合。

[0020] 提供本发明内容是为了介绍以下在具体实施方式中进一步阐述的本公开实施例的一系列所选特征及概念。本发明内容并非旨在识别所主张主题的关键特征或本质特征，也不旨在用于限制所主张主题的范围。可将所阐述特征中的一者或多者与一个或多个其他所阐述特征进行组合来提供可行装置。

附图说明

[0021] 当结合以下图式加以考虑时，通过参照以下详细说明，本公开实施例的这些及其他特征及优点将变得更显而易见。在图式中，在所有图中使用相同的参考编号来参考相同的特征及组件。各个图未必按比例绘制。

[0022] 图1是根据本公开一个实施例的栅极环绕(GAA)纳米片(NS)场效应晶体管(FET)的示意性剖视图。

[0023] 图2A至图2H绘示根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管的方法的任务。

具体实施方式

[0024] 本公开涉及栅极环绕(GAA)纳米片(NS)场效应晶体管(FET)以及制造所述栅极环绕纳米片场效应晶体管的方法的各种实施例。根据本公开各种实施例的栅极环绕纳米片场效应晶体管架构被配置成实现源极‑漏极(SD)应力源区、低栅极‑漏极电容(Cgd)、多阈值电压(mVt)及均匀的或实质上均匀的沟道厚度。根据本公开的各种实施例，在源极‑漏极电极的外延沉积之后形成介电内部间隔物，此会形成低缺陷源极‑漏极电极及相对低的栅极‑漏极电容。另外，根据本公开的各种方法，沟道层间隔开足以界定多个空腔的垂直间距(VSP)距离，且在垂直间距中的每一者的空腔内形成有多个介电内部间隔物(或多个介电间隔物段)以实现具有相对低的栅极‑漏极电容的多阈值电压(mVt)。根据本公开的各个实施例，利用被配置成以至少两种不同的蚀刻速率进行蚀刻的具有非均匀组合物的牺牲区在源极‑漏极电极的外延沉积之前在牺牲区的中间部分中实现比牺牲区的上部部分及下部部分更大的钻蚀蚀刻(例如，在源极‑漏极电极的外延沉积之前利用具有非均匀组合物的牺牲区来实现牺牲区的仅或实质上仅中间部分的侧向凹槽)。利用具有非均匀蚀刻速率的牺牲区会导致在牺牲区的蚀刻期间较快地移除牺牲区，此会减少对沟道层的暴露出的部分的蚀刻。减少牺牲区的蚀刻时间(此转而会减少对沟道层的暴露出的部分的蚀刻)会使得与具有利用传统方法形成的沟道层的栅极环绕纳米片场效应晶体管相比，沟道层具有更均匀的厚度及更均匀的组合物。另外，在源极‑漏极电极的外延沉积之前的仅(或实质上仅)牺牲区的中间部分的侧向凹陷被源极‑漏极外延材料的一部分填充，而非由介电间隔物材料填充，此会使得形成低缺陷源极‑漏极应力源区。

[0025] 在下文中，将参照附图更详细地阐述示例性实施例，在所有的附图中，相同的参考编号指代相同的元件。然而，本发明可被实施为各种不同形式，而不应被视为仅限于本文中所例示的实施例。确切来说，提供这些实施例作为实例是为了使本公开将透彻及完整，并将向所属领域中的技术人员全面传达本发明的各个方面及特征。因此，可不再阐述对于所属领域的普通技术人员完整地理解本发明的各个方面及特征而言并非必需的工艺、元件、及技术。除非另外注明，否则在所有附图及书面说明通篇中相同的参考编号表示相同的元件，且因此，可不再对其予以重复说明。

[0026] 在图式中，为清晰起见，可夸大及/或简化各元件、各层、及各区的相对大小。为易于解释，本文中可使用例如“在…之下”、“在…下面”、“下部的”、“在…下方”、“在…上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。应理解，空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。举例来说，如果图中所示装置被翻转，则被描述为位于其他元件或特征“下面”或“之下”或者“下方”的元件此时将被取向为位于所述其他元件或特征“上方”。因此，示例性用语“在…下面”及“在…下方”可囊括“上方”及“下方”两种取向。装置可具有其他取向(例如，旋转90度或处于其他取向)且本文中使用的空间相对性描述语应相应地进行解释。

[0027] 应理解，尽管本文中可能使用用语“第一”、“第二”、“第三”等来阐述各种元件、组件、区、层及/或区段，然而这些元件、组件、区、层及/或区段不应受这些用语限制。这些用语用于区分各个元件、组件、区、层或区段。因此，在不背离本发明的精神及范围的条件下，以下所述第一元件、组件、区、层或区段也可被称为第二元件、组件、区、层或区段。

[0028] 应理解，当称一元件或层位于另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，所述元件或层可直接位于所述另一元件或层上、直接连接到或直接耦合到所述另一元件或层，抑或可存在一个或多个中间元件或层。另外，还应理解，当称一元件或层位于两个元件或层“之间”时，所述元件或层可为所述两个元件或层之间的唯一元件或层，抑或也可存在一个或多个中间元件或层。

[0029] 本文所用术语仅是出于阐述特定实施例的目的而并非旨在限制本发明。除非上下文清楚地另外指明，否则本文所用单数形式“一”旨在也包括多数形式。还应理解，当在本说明书中使用用语“包括”时，是指明所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。本文所用用语“及/或”包括相关列出项中的一个或多个项的任意及所有组合。当例如“...中的至少一者”等表达位于一系列元件之后时，是修饰整个系列的元件而非修饰所述一系列元件中的各别元件。

[0030] 本文所用用语“实质上”、“大约”及类似用语用作近似用语而并非作为程度用语，并且旨在考虑到所属领域的普通技术人员将知的测量值或计算值的固有变化。另外，在阐述本发明的实施例时使用“可”是指“本发明的一个或多个实施例”。本文所用用语“使用”、“正使用”及“被使用”可被视为分别与用语“利用”、“正利用”及“被利用”同义。另外，用语“示例性”旨在指实例或例示。

[0031] 除非另外定义，否则本文所用所有用语(包括技术及科学用语)的含义均与本发明所属领域中的普通技术人员所通常理解的含义相同。还应理解，用语(例如在常用字典中所定义的用语)应被解释为具有与其在相关技术的上下文及/或本说明书中的含义一致的含义，且除非在本文中明确定义，否则不应将其解释为具有理想化或过于正式的意义。

[0032] 现参照图1，根据本公开一个实施例的栅极环绕(GAA)纳米片(NS)场效应晶体管(FET)100(例如，nMOS装置或pMOS装置)包括：源极电极101；漏极电极102；一系列栅极堆叠103，位于源极电极101与漏极电极102之间；一系列第一反向内部间隔物104，位于源极电极
101与栅极堆叠103之间；一系列第二反向内部间隔物105，位于漏极电极102与栅极堆叠103之间；以及一系列沟道层106，位于栅极堆叠103下方且在源极电极101与漏极电极102之间延伸。在所示出的实施例中，栅极堆叠103中的每一者包括金属栅极电极107及栅极介电质
108(即，栅极介电层或栅极介电层的堆叠)，例如高介电常数栅极氧化物层及界面层。在所示出的实施例中，栅极环绕纳米片场效应晶体管还包括位于最上部沟道层106上且位于最上部栅极堆叠103的相对两侧处的外部间隔物109。

[0033] 在所示出的实施例中，反向内部间隔物104中的每一者分别包括第一内部间隔物段110(例如，上部内部间隔物段)及位于第一内部间隔物段110之下的第二内部间隔物段112(例如，下部内部间隔物段)，反向内部间隔物105中的每一者分别包括第一内部间隔物段111(例如，上部内部间隔物段)及位于第一内部间隔物段111之下的第二内部间隔物段
113(例如，下部内部间隔物段)。反向内部间隔物104、105的第一内部间隔物段110、111及第二内部间隔物段112、113是由介电材料形成。在一个或多个实施例中，反向内部间隔物104、
105的介电材料可为K值介于近似2到近似8范围内(例如，K值介于近似3到近似5之间)的氧化物材料或氮化物材料。在一个实施例中，介电材料是K值小于4的氧化物，例如氧化硅。

[0034] 在一个或多个实施例中，沟道层106由硅(Si)形成。在一个或多个实施例中，沟道层106可具有近似6nm到近似60nm的宽度W。在一个或多个实施例中，沟道层106可各自具有近似3nm到近似8nm(例如，近似4nm到近似7nm)的厚度T。在一个或多个实施例中，位于相邻的沟道层106之间以及位于最下部沟道层106与衬底114之间的垂直间距VSP为近似8nm到近似20nm(例如，近似9nm到近似14nm)。尽管在所示出的实施例中存在三个沟道层106，然而在一个或多个实施例中，沟道层106的数目可为两个沟道层106到六个沟道层106(例如，两个沟道层106到四个沟道层106)。

[0035] 继续参照图1所示实施例，源极电极101包括第一源极电极区115及第二源极电极区116，且漏极电极102包括第一漏极电极区117及第二漏极电极区118。在所示出的实施例中，第一源极电极区115包括：垂直侧壁部分119，分别沿沟道层106的垂直表面120以及第一反向内部间隔物104的第一内部间隔物段110的垂直表面121及第一反向内部间隔物104的第二内部间隔物段112的垂直表面122延伸；以及一系列侧向延伸部分123，从垂直侧壁部分119向内延伸。第一源极电极区115的侧向延伸部分123在第一反向内部间隔物104的第一内部间隔物段110与第二内部间隔物段112之间延伸(即，第一源极电极区115的侧向延伸部分
123在垂直方向上将第一反向内部间隔物104中的每一者的第一内部间隔物段110与第二内部间隔物段112隔开)。在所示出的实施例中，第一源极电极区115还包括沿衬底114从垂直侧壁部分119向外延伸的水平部分124(即，水平部分124在垂直方向上将第二源极电极区
116与衬底114隔开)。

[0036] 在所示出的实施例中，第一漏极电极区117包括：垂直侧壁部分125，分别沿沟道层106的垂直表面126以及第二反向内部间隔物105的第一内部间隔物段111的垂直表面127及第二反向内部间隔物105的第二内部间隔物段113的垂直表面128延伸；以及一系列侧向延伸部分129，从垂直侧壁部分125向内延伸。第一漏极电极区117的侧向延伸部分129在第二反向内部间隔物105的第一内部间隔物段111与第二内部间隔物段113之间延伸(即，第一漏极电极区117的侧向延伸部分129在垂直方向上将第二反向内部间隔物105中的每一者的第一内部间隔物段111与第二内部间隔物段113隔开)。在所示出的实施例中，第一漏极电极区
117还包括沿衬底114从垂直侧壁部分125向外延伸的水平部分130(即，水平部分130在垂直方向上将第二漏极电极区118与衬底114隔开)。在一个或多个实施例中，第一源极电极区
115及第一漏极电极区117可各自包含未经掺杂的Si，且第二源极电极区116及第二漏极电极区118可各自包含经掺杂的Si。在一个或多个实施例中，第一源极电极区115及第一漏极电极区117可由与沟道层106相同的材料形成(例如，第一源极电极区115及第一漏极电极区
117可由未经掺杂的Si形成)。

[0037] 在一个或多个实施例中，侧向延伸部分123、129中的每一者的侧向长度L(例如，水平长度)可为近似2nm到近似10nm(例如，近似4nm到近似8nm)。另外，侧向延伸部分123、129中的每一者的垂直高度(即，厚度)H可为近似2nm到近似6nm(例如，近似2nm到近似4nm)。

[0038] 在一个或多个实施例中，栅极环绕纳米片场效应晶体管100可包括由外延源极‑漏极材料形成的一个或多个附加层。在一个或多个实施例中，栅极环绕纳米片场效应晶体管100可为nMOS FET及/或pMOS FET。在其中栅极环绕纳米片场效应晶体管100是nMOS场效应晶体管的一个或多个实施例中，由外延源极‑漏极材料形成的所述一个或多个附加层可包含Si、SiP、SiCP、Si3P4或其组合，且由外延源极‑漏极材料形成的所述一个或多个附加层可对沟道层106赋予拉伸应变(tensile strain)分量。在一个或多个实施例中，由外延源极‑漏极材料形成的所述一个或多个附加层可由Si或SiGe形成，且由外延源极‑漏极材料形成的所述一个或多个附加层的至少一部分可具有比沟道层106的Ge％大的Ge％，以使得由外延源极‑漏极材料形成的所述一个或多个附加层可对沟道层106赋予压缩应变
(compressive strain)分量。在一个或多个实施例中，源极电极101及漏极电极102中的每一者的至少一部分用作在沟道层106中赋予应变的应力源。

[0039] 图2A至图2H绘示根据本公开一个实施例的形成栅极环绕(GAA)纳米片场效应晶体管(FET)装置200(参见图2H)的方法的任务。如图2A所示，根据一个实施例的形成栅极环绕纳米片场效应晶体管200(参见图2H)的方法包括在下伏层或衬底202上形成或获得初始堆叠201。在一个或多个实施例中，衬底202可为体硅衬底(bulk Si substrate)、应变驰豫缓冲物(strain relaxed buffer，SRB)或绝缘体上硅(silicon on insulator，SOI)衬底。在所示出的实施例，初始堆叠201包括由非均匀牺牲区203与沟道层204形成的交替排列。在所示出的实施例中，最下部非均匀牺牲区203直接位于衬底202上。在一个或多个实施例中，沟道层204可由硅(Si)形成。

[0040] 在所示出的实施例中，非均匀牺牲区203中的每一者包括上部牺牲层205、下部牺牲层206及位于上部牺牲层205与下部牺牲层206之间的中间牺牲层207。上部牺牲层205及下部牺牲层206被配置成以第一蚀刻速率进行蚀刻，且中间牺牲层207被配置成以大于所述第一蚀刻速率的第二蚀刻速率进行蚀刻。在一个或多个实施例中，上部牺牲层205、中间牺牲层207及下部牺牲层206可各自包含硅锗(SiGe)。另外，在一个或多个实施例中，可通过使中间牺牲层207的SiGe中的Ge％比上部牺牲层205及下部牺牲层206中的每一者的SiGe中的Ge％高来使得与上部牺牲层205及下部牺牲层206相比中间牺牲层207的蚀刻速率更大。在一个或多个实施例中，中间牺牲层207可包含Ge％大于近似40原子百分比(40at％)(例如，大于近似50at％)的SiGe，且上部牺牲层205及下部牺牲层206可各自包含Ge％小于近似35at％(例如，小于近似30at％)的SiGe。在一个或多个实施例中，中间牺牲层207可比上部牺牲层205及下部牺牲层206中的每一者薄。在一个实施例中，每一个非均匀牺牲区203的中间牺牲层207可具有近似1nm到近似5nm(例如，近似2nm到近似3nm)的厚度，且每一个非均匀牺牲区203的上部牺牲层205及下部牺牲层206中的每一者可具有近似3nm到近似7nm(例如，近似3nm到近似5nm)的厚度。

[0041] 在一个或多个实施例中，相邻的沟道层204之间以及衬底202与最下部沟道层204之间的垂直间距(VSP)(例如，非均匀牺牲区203的厚度)为近似8nm到近似20nm(例如，近似9nm到近似14nm)。在一个或多个实施例中，初始堆叠201中的沟道层204的数目可为两个沟道层204到六个沟道层204(例如，两个沟道层204到四个沟道层204)。在一个或多个实施例中，沟道层204可具有近似6nm到近似60nm的宽度。在一个或多个实施例中，沟道层204可各自具有近似3nm到近似8nm(例如，近似4nm到近似7nm)的厚度。

[0042] 尽管在所示出的实施例中，初始堆叠201包括三个非均匀牺牲区203及三个沟道层204，然而在一个或多个实施例中，初始堆叠201可根据栅极环绕纳米片场效应晶体管200的期望大小而包括任何其他合适数目的非均匀牺牲区203及沟道层204。

[0043] 继续参照图2A所示实施例，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法包括以下任务：在初始堆叠201上形成虚设栅极堆叠208及外部间隔物209(例如，在初始堆叠201的最上部沟道层204上形成虚设栅极堆叠208以及位于虚设栅极堆叠208的相对两侧上的一对外部间隔物209)。虚设栅极堆叠208及外部间隔物209可通过在所属领域中已知的或今后将开发的任何制造技术或工艺来形成。

[0044] 现参照图2B，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法包括以下任务：对初始堆叠201的一些部分进行深度蚀刻(例如，进行蚀刻以移除非均匀牺牲区203及沟道层204的一些部分)以分别形成用于源极电极及漏极电极的电极凹槽210、211。在所示出的实施例中，初始堆叠201的被蚀刻掉的一些部分在侧向上位于沉积在初始堆叠201的顶部上的外部间隔物209的外部，外部间隔物209是如以上参照图2A所示任务所阐述来形成的。尽管在所示出的实施例中，电极凹槽210、211在侧向上与外部间隔物
209的边缘对准，然而在一个或多个实施例中，电极凹槽210、211可不在侧向上与外部间隔物209的边缘对准。举例来说，在一个或多个实施例中，电极凹槽210、211可在外部间隔物
209的至少一部分之下延伸。在对初始堆叠201进行深度蚀刻的任务之后，位于虚设栅极堆叠208及外部间隔物209之下的非均匀牺牲区203及沟道层204的其余部分以堆叠方式交替地排列。

[0045] 现参照图2C，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法包括以下任务：对非均匀牺牲区203中的每一者的面对电极凹槽210、211的相对两侧进行侧向蚀刻(例如，对非均匀牺牲区203中的每一者执行侧向回蚀(etch‑back))。在对非均匀牺牲区203进行侧向蚀刻的任务期间，由于中间牺牲层207与上部牺牲层205及下部牺牲层206相比蚀刻速率较大(例如，由于中间牺牲层207的SiGe中Ge％与上部牺牲层205及下部牺牲层206的SiGe中的Ge含量相比较大)，因此中间牺牲层207的相对两侧被移除到比上部牺牲层205及下部牺牲层206的相对两侧更大的程度。另外，在对非均匀牺牲区203进行侧向蚀刻期间，不会蚀刻或实质上不会蚀刻沟道层204(例如，沟道层204在对非均匀牺牲区203进行侧向蚀刻期间保持完好无损)。在对非均匀牺牲区203进行蚀刻的任务之后，沟道层204以及上部牺牲层205及下部牺牲层206延伸超出中间牺牲层207(例如，悬突于中间牺牲层207上)。因此，对于每一个非均匀牺牲区203来说，在对非均匀牺牲区203进行蚀刻的任务之后，在上部牺牲层205与下部牺牲层206之间在中间牺牲层207的相对两侧处形成一对中间侧向空腔212、213(即，中间侧向凹槽)。在所示出的实施例中，中间侧向空腔212、213分别与电极凹槽210、211连通。非均匀牺牲区203的中间牺牲层207可凹陷到任何合适的深度。举例来说，在一个或多个实施例中，非均匀牺牲区203的中间牺牲层207的相对两端可各自凹陷近似2nm到近似10nm(例如，近似4nm到近似8nm)。

[0046] 现参照图2D，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法包括以下任务：在如以上参照图2B所示任务所阐述的对初始堆叠201的一些部分进行深度蚀刻的任务期间形成的电极凹槽210、211中分别外延再生长源极电极214及漏极电极215。在所示出的实施例中，外延再生长源极电极214及漏极电极215的任务包括分别外延再生长源极电极214及漏极电极215中的每一者的第一部分216、217的任务。在此任务期间，源极电极214的第一部分216及漏极电极215的第一部分217分别填充或实质上填充在如以上参照图2C所阐述对非均匀牺牲区203进行侧向蚀刻的任务期间在非均匀牺牲区203中的每一者中形成的中间侧向空腔212、213。另外，在此任务期间，源极电极214的第一部分216及漏极电极215的第一部分217沿上部牺牲层205及下部牺牲层206以及沟道层204的面对电极凹槽210、211的垂直侧表面218、219、220(例如，垂直侧壁)形成。在此任务期间，源极电极
214的第一部分216及漏极电极215的第一部分217还可沿衬底202形成。也就是说，在外延再生长源极电极214及漏极电极215的任务期间，从包括以下在内的多个表面生长源极电极
214的第一部分216及漏极电极215的第一部分217：上部牺牲层205及下部牺牲层206以及沟道层204的面对电极凹槽210、211的垂直侧表面218、219、220；衬底202的分别位于电极凹槽
210、211的底部处的暴露出的表面221、222；以及上部牺牲层205及下部牺牲层206以及中间牺牲层207的面对中间侧向空腔212、213的表面。因此，在此任务期间形成的源极电极214的第一部分216及漏极电极215的第一部分217各自包括：垂直侧壁部分223、224，分别沿上部牺牲层205及下部牺牲层206以及沟道层204的面对电极凹槽210、211的垂直侧表面218、
219、220延伸；水平部分225、226，分别沿衬底202从垂直侧壁部分223、224向外延伸；以及一系列侧向延伸部分227、228，分别从各个垂直侧壁部分223、224向内延伸到在非均匀牺牲区
203中的每一者中形成的各个中间侧向空腔212、213中。

[0047] 侧向延伸部分227、228具有与在以上参照图2C所阐述的对非均匀牺牲区203进行侧向蚀刻的任务期间中间牺牲层207被蚀刻到的深度对应或实质上对应的侧向长度。在一个或多个实施例中，侧向延伸部分227、228中的每一者的侧向长度可为近似2nm到近似10nm(例如，近似4nm到近似8nm)。另外，侧向延伸部分227、228具有与中间牺牲层207的厚度对应或实质上对应的垂直高度(即，厚度)。在一个或多个实施例中，侧向延伸部分227、228中的每一者的厚度可为近似2nm到近似6nm(例如，近似2nm到近似4nm)。在一个或多个实施例中，源极电极214的第一部分216及漏极电极215的第一部分217可由与沟道层204相同的材料形成(例如，源极电极214的第一部分216及漏极电极215的第一部分217可由未经掺杂的Si形成)。在一个或多个实施例中，源极电极214的第一部分216及漏极电极215的第一部分217可由Si形成，实质上由Si形成，或由比非均匀牺牲区203的牺牲层205、206、207高的Si％形成。

[0048] 继续参照图2D所示实施例，所述方法还包括以下任务：在外延再生长源极电极214的第一部分216及漏极电极215的第一部分217的任务之后分别对源极电极214及漏极电极215中的每一者外延再生长第二部分229、230。

[0049] 在一个或多个实施例中，栅极环绕纳米片场效应晶体管200可为nMOS FET及/或pMOS FET。在其中栅极环绕纳米片场效应晶体管200是nMOS FET的一个或多个实施例中，外延再生长源极电极214及漏极电极215中的每一者的第二部分229、230的任务可包含Si、SiP、SiCP、Si3P4或其组合，且第二部分229、230可对沟道层204赋予拉伸应变的分量。在其中栅极环绕纳米片场效应晶体管200是pMOS FET的一个或多个实施例中，外延再生长源极电极214及漏极电极215中的每一者的第二部分229、230的任务可包含Si或SiGe，且第二部分229、230的至少一部分可具有比沟道层204的Ge％大的Ge％，以使得第二部分229、230对沟道层204赋予压缩应变分量。在一个或多个实施例中，源极电极214及漏极电极215中的每一者的至少一部分用作在沟道层204中赋予应变的应力源。

[0050] 现参照图2E所示实施例，所述方法包括以下任务：在源极电极214及漏极电极215上沉积层间介电质(interlayer dielectric，ILD)231；对虚设栅极堆叠208的顶部执行化学机械平坦化(chemical mechanical planarization，CMP)；以及接着移除虚设栅极堆叠208。继续参照图2E，所述方法还包括以下任务：通过相对于沟道层204以及源极电极214的第一部分216及漏极电极215的第一部分217选择性地进行湿法蚀刻或干法蚀刻(例如，相对于Si沟道层204以及源极电极214的第一部分216及漏极电极215的第一部分217选择性地蚀刻)来移除非均匀牺牲区203的其余部分(即，移除每一个非均匀牺牲区203的上部牺牲层
205的其余部分、中间牺牲层207的其余部分及下部牺牲层206的其余部分)。在一个或多个实施例中，对非均匀牺牲区203的选择性蚀刻将不蚀刻到沟道层204或源极电极214的第一部分216以及漏极电极215的第一部分217中，这是因为这些区是由Si形成的。在移除非均匀牺牲区203的其余部分的任务之后，分别在源极电极214的第一部分216及漏极电极215的第一部分217的侧向延伸部分227、228上方及下方形成一对上部凹槽及下部凹槽232、233以及
234、235(即，在两个相邻的沟道层204之间或最下部沟道层204与衬底202之间界定的每一个区包括位于源极电极214的侧向延伸部分227中的一者上方及下方的左边一对上部凹槽
232及下部凹槽233以及位于漏极电极215的侧向延伸部分228中的一者上方及下方的右边一对上部凹槽234及下部凹槽235)。

[0051] 现参照图2F所示实施例，所述方法包括以下任务：形成(例如，沉积)介电材料236以填充或实质上填充在如以上参照图2E所阐述的移除非均匀牺牲区203的其余部分的任务之后形成的上部凹槽232、234及下部凹槽233、235中的每一者。介电材料236可为K值介于近似2到近似8范围内(例如，近似3到近似5)的氧化物材料或氮化物材料。在一个实施例中，介电材料236是K值小于4的氧化物，例如氧化硅。在所示出的实施例中，在上部凹槽232、234及下部凹槽233、235中沉积介电材料236的任务之后，留下未被填充的间隙237(例如，不含有介电材料236的空隙或空腔)。在所示出的实施例中，未被填充的间隙237在侧向上界定在侧向延伸部分227的最内端部与侧向延伸部分228的最内端部之间且在垂直方向上界定在相邻的沟道层204之间(或最下部沟道层204与衬底202之间)。在所示出的实施例中，在沉积介电材料236的任务期间，沿沟道层204及衬底202在水平方向上形成介电材料236的薄层238以使得未被填充的间隙237不会在垂直方向上一直延伸到沟道层204或衬底202。另外，在所示出的实施例中，在沉积介电材料236的任务期间，沿侧向延伸部分227、228的最内端部在垂直方向上形成介电材料236的薄层239以使得未被填充的间隙237不会在水平方向上一直延伸到侧向延伸部分227、228的最内端部。同时，介电材料236的薄水平层238及薄垂直层239围绕未被填充的间隙237中的每一者形成画框(picture frame)。

[0052] 现参照图2G，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法包括以下任务：在如以上参照图2E所阐述的移除非均匀牺牲区203的其余部分的任务之后形成的上部凹槽232、234及下部凹槽233、235中形成反向内部间隔物240、241。在所示出的实施例中，反向内部间隔物240、241是通过移除介电材料236的未形成在上部凹槽232、234及下部凹槽233、235中的所有部分或实质上所有部分来形成(即，反向内部间隔物240、
241是由介电材料的形成在(沉积在)上部凹槽232、234及下部凹槽233、235中的一些部分形成)。在所示出的实施例中，移除介电材料236的一些部分的此任务将沿沟道层204及衬底
202水平延伸的介电材料236的薄层238以及沿侧向延伸部分227、228的最内端部垂直延伸的介电材料236的薄层239移除(即，此任务将围绕未被填充的间隙237中的每一者的画框移除)。通过移除介电材料236的这些部分，会形成一系列栅极堆叠空腔242，所述一系列栅极堆叠空腔242在侧向上界定在侧向延伸部分227的最内端部与侧向延伸部分228的最内端部之间且在垂直方向上界定在相邻的沟道层204之间(或最下部沟道层204与衬底202之间)。
因此，在移除介电材料236的部分的此任务之后，介电材料236仅留在(或实质上仅留在)界定在源极电极214的侧向延伸部分227及漏极电极215的侧向延伸部分228中的每一者上方及下方的上部凹槽232、234及下部凹槽233、235中。在所示出的实施例中，反向内部间隔物
240、241中的每一者分别包括上部内部间隔物段243、244及下部内部间隔物段245、246，其中下部内部间隔物段245、246通过源极电极214的侧向延伸部分227及漏极电极215的侧向延伸部分228中的一者在垂直方向上与各个上部内部间隔物段243、244间隔开。

[0053] 上部内部间隔物段243、244及下部内部间隔物段245、246中的每一者具有小于或等于源极电极214及漏极电极215的对应的侧向延伸部分227、228的侧向长度的侧向长度。在一个或多个实施例中，上部内部间隔物段243、244及下部内部间隔物段245、246中的每一者的侧向长度可为近似2nm到近似10nm(例如，近似4nm到近似8nm)。另外，每一个反向内部间隔物240、241的上部内部间隔物段243、244及下部内部间隔物段245、246在垂直方向上隔开等于或实质上等于对应的侧向延伸部分227、228的厚度的距离。在一个或多个实施例中，每一个反向内部间隔物240、241的上部内部间隔物段243、244及下部内部间隔物段245、246垂直隔开的距离可为近似2nm到近似6nm(例如，近似2nm到近似4nm)。在一个或多个实施例中，所述方法可包括使反向内部间隔物240、241致密化(densification)(即，使反向内部间隔物240、241的上部内部间隔物段243、244及下部内部间隔物段245、246致密化)的一个或多个任务。使反向内部间隔物240、241致密化的所述一个或多个任务可包括任何合适的一种或多种工艺，例如(举例来说)热工艺。

[0054] 现参照图2H，根据本公开一个实施例的形成栅极环绕纳米片场效应晶体管200的方法还包括以下任务：在栅极堆叠空腔242中的每一者中形成或沉积栅极堆叠247，栅极堆叠247包括金属栅极电极248及栅极介电质249(即，栅极介电层或栅极介电层的堆叠)，例如高介电常数栅极氧化物层及界面层。在所示出的实施例中，每一个栅极堆叠247的金属栅极电极248可与对应的栅极介电质249相邻或实质上相邻。栅极堆叠247在反向内部间隔物240、241与侧向延伸部分227、228之间在侧向上延伸，侧向延伸部分227、228将每一个反相内部间隔物240、241的上部内部间隔物段243、244与下部内部间隔物段245、246在垂直方向上隔开。栅极堆叠247在相邻的沟道层204之间或最下部沟道层204与衬底202之间在垂直方向上延伸。形成或沉积包括金属栅极电极248及栅极介电质249的栅极堆叠247的任务可由现在已知或今后将开发的任何适合的替换金属栅极(RMG)工艺来执行。在形成栅极堆叠247的任务之后，反向内部间隔物240、241将金属栅极电极248从源极电极214及漏极电极215隔开，从而形成较低的栅极‑漏极电容(Cgd)。

[0055] 所述方法还包括完成通过所属领域中已知的任务形成栅极环绕纳米片场效应晶体管200以及包括一个或多个栅极环绕纳米片场效应晶体管200的电路，所述形成包括用于使栅极金属仅位于被移除的虚设栅极区中的化学机械平坦化任务、之后进行的接触件形成任务以及后道工艺(back‑end‑of‑line，BEOL)形成的任务。另外，在一个或多个实施例中，所述方法可包括与根据上述本公开的任务形成的栅极环绕纳米片场效应晶体管200在同一芯片/电路上形成局部栅极环绕(GAA)场效应晶体管、传统的全栅极环绕场效应晶体管、及/或传统的鳍型场效应晶体管(Fin‑type field effect transistor，finFET)。