FINFET装置及其形成方法转让专利
申请号 : CN201810442557.9
文献号 : CN108878292B
文献日 : 2021-07-09
发明人 : 窦新元 , 余鸿 , 胡振宇 , 张兴
申请人 : 格芯(美国)集成电路科技有限公司
摘要 :
权利要求 :
1.一种形成FinFET装置的方法,该方法包含:在鳍式场效应晶体管(FinFET)装置的衬底上方形成层间介电质(ILD),该层间介电质具有短沟道(SC)区及长沟道(LC)区;
分别在该短沟道区与长沟道区内形成短沟道栅极与长沟道栅极,该短沟道栅极及长沟道栅极的上表面与该层间介电质的上表面实质共面;
在该长沟道区上方形成光刻堆栈;
使该短沟道区与该短沟道栅极凹陷;
将该光刻堆栈剥除;
将介于该短沟道区与该长沟道区之间的该层间介电质的一部分平坦化,以使介于该短沟道区与该长沟道区之间的该层间介电质的边缘部分平滑;
在该短沟道区与长沟道区上方形成氮化硅(SiN)覆盖层;
在该氮化硅覆盖层上方形成四乙氧基硅烷(TEOS)层;以及平坦化该四乙氧基硅烷层。
2.如权利要求1所述的方法,包含形成高密度等离子(HDP)氧化物与低k间隔物的该层间介电质。
3.如权利要求1所述的方法,包含通过下列步骤形成该短沟道栅极与长沟道栅极:分别在该层间介电质的该短沟道区与长沟道区中形成短沟道沟槽与长沟道沟槽向下至硅(Si)鳍;
在该短沟道沟槽与长沟道沟槽中及该短沟道区与长沟道区上方形成保形的介电层;
在该介电层上方形成保形的功函数(WF)金属层;
在该功函数金属层上方形成保形的阻障金属层;
在该阻障金属层上方形成钨(W)层;以及使该钨层、阻障金属层、功函数金属层、及介电层向下平坦化至该层间介电质。
4.如权利要求1所述的方法,包含通过下列步骤形成该光刻堆栈:在该长沟道区上方形成旋涂硬罩(SOH)层;
在该旋涂硬罩层上方形成氮氧化硅(SION)层;
在该氮氧化硅层上方形成埋置型抗反射涂(BARC)层;以及在该埋置型抗反射涂层上方形成光阻层。
5.如权利要求1所述的方法,包含通过下列步骤使该短沟道栅极凹陷:以干蚀刻剂将该短沟道栅极选择性蚀刻到8纳米(nm)至10nm的深度,形成凹穴。
6.如权利要求5所述的方法,包含在该凹穴的侧表面与底端表面上形成该氮化硅覆盖层。
7.如权利要求1所述的方法,更包含使该层间介电质的该短沟道区与该短沟道栅极凹陷时同时凹陷。
8.如权利要求7所述的方法,包含通过下列步骤使该层间介电质的该短沟道区凹陷:以干蚀刻剂将该短沟道区蚀刻到8nm至10nm的深度。
9.如权利要求7所述的方法,包含在该光刻堆栈的该剥除之后且在该氮化硅覆盖层的该形成之前,平坦化介于该已凹陷短沟道区与该长沟道区之间的该层间介电质。
10.如权利要求1所述的方法,更包含在该剥除之后以及在该氮化硅覆盖层的该形成之前,清理该短沟道区与长沟道区。
11.如权利要求1所述的方法,包含将该氮化硅覆盖层形成到40埃 至 的厚度。
12.一种FinFET装置,包含:层间介电质(ILD);
短沟道(SC)栅极与长沟道(LC)栅极,位在该层间介电质内,该短沟道栅极的上表面低于该长沟道栅极与该层间介电质的上表面,其中,介于该短沟道栅极与该长沟道栅极之间的该层间介电质的一部分包含平滑的边缘;
氮化硅(SiN)覆盖层,位在该短沟道栅极与长沟道栅极及该层间介电质上方,并且沿着该短沟道栅极之上的该层间介电质的侧壁;以及平面型四乙氧基硅烷(TEOS)层,位在该氮化硅覆盖层上方。
13.如权利要求12所述的FinFET装置,其中,该短沟道栅极的该上表面为8纳米(nm)至
10nm,比该短沟道栅极与该层间介电质的该上表面更低。
14.如权利要求12所述的FinFET装置,其中,该氮化硅覆盖层包含40埃 至 的厚度。
15.如权利要求12所述的FinFET装置,其中,该层间介电质包含高密度等离子(HDP)氧化物及低k间隔物。
16.一种FinFET装置,包含:层间介电质(ILD),具有短沟道(SC)区及长沟道(LC)区,其中,介于该短沟道区与该长沟道区之间的该层间介电质的一部分包含平滑的边缘;
短沟道栅极与长沟道栅极,分别位在该短沟道区与长沟道区内,该层间介电质的该短沟道栅极与该短沟道区的上表面低于该层间介电质的该长沟道栅极与该长沟道区的上表面;
氮化硅(SiN)覆盖层,位在该短沟道栅极与长沟道栅极及该层间介电质上方,并且沿着介于该短沟道区与长沟道区之间的该层间介电质的侧壁;以及平面型四乙氧基硅烷(TEOS)层,位在该氮化硅覆盖层上方。
17.如权利要求16所述的FinFET装置,其中,该层间介电质的该短沟道栅极与该短沟道区的该上表面为8纳米(nm)至10nm,比该层间介电质的该长沟道栅极与该长沟道区的该上表面更低。
18.如权利要求16所述的FinFET装置,其中,该氮化硅覆盖层包含40埃 至 的厚度。
19.如权利要求16所述的FinFET装置,其中,该层间介电质包含高密度等离子(HDP)氧化物及低k间隔物。
说明书 :
FINFET装置及其形成方法
技术领域
背景技术
金属与栅极表面之间产生的裕度例如为14nm至15nm,比LC装置的裕度大更多。期望的是能
够缩减SC GH或缩小裕度以降低装置的有效电容(Ceff),并因此改善装置的环式振荡器(RO)
效能。然而,FinFET装置上的LC装置在被进一步研磨蚀,无法避免的会有因长与宽栅极区上
极为有限的LC裕度以及常见的CMP凹陷问题而使LC鳍片顶端WF金属曝露的风险。
发明内容
附权利要求书中特别指出的内容来实现并且获得本发明的优点。
SC栅极与LC栅极,该SC及LC栅极的上表面与该ILD的上表面实质共面;在该LC区上方形成光
刻堆栈;使该SC栅极凹陷;将该光刻堆栈剥除;在该SC区与LC区上方形成氮化硅(SiN)覆盖
层;在该SiN覆盖层上方形成四乙氧基硅烷(tetraethyl orthosilicate;TEOS)层;以及平
坦化该TEOS层。
SC区与LC区中形成SC沟槽与LC沟槽向下至硅(Si)鳍;在该SC沟槽与LC沟槽中及该SC区与LC
区上方形成保形介电层;在该介电层上方形成保形WF金属层;在该WF金属层上方形成保形
阻障金属层;在该阻障金属层上方形成钨(W)层;以及使该W、阻障金属、WF金属、及介电层向
下平坦化至该ILD。进一步态样包括通过下列步骤形成该光刻堆栈:在该LC区上方形成旋涂
硬罩(SOH)层;在该SOH层上方形成氮氧化硅(SION)层;在该SiON层上方形成埋置型抗反射
涂(BARC)层;以及在该BARC层上方形成光阻层。另一态样包括通过下列步骤使该SC栅极凹
陷:以干蚀刻剂将该SC栅极选择性蚀刻到8nm至10nm的深度,形成凹穴。附加态样包括在该
凹穴的侧表面与底端表面上形成该SiN覆盖层。其它态样包括包含使该ILD的SC区与该SC栅
极凹陷时同时凹陷。进一步态样包括通过下列步骤使ILD的该SC区凹陷:以干蚀刻剂将该SC
区蚀刻到8nm至10nm的深度。另一态样包括在该光刻堆栈的该剥除之后以及在该SiN覆盖层
的该形成之前,平坦化介于该已凹陷SC区与该LC区之间的该ILD。附加态样包括在该剥除之
后以及在该SiN覆盖层的该形成之前,清理该SC区与LC区。其它态样包括将该SiN覆盖层形
成到40埃 至 的厚度。
方,并且沿着该SC栅极上面该ILD的侧壁;以及平面型TEOS层,位在该SiN覆盖层上方。
化物与低k间隔物。
区的上表面;SiN覆盖层,其位在该SC栅极与LC栅极及ILD上方,并且沿着介于该SC区与LC区
之间的该ILD的侧壁;以及位在该SiN覆盖层上方的平面型TEOS层。
滑的边缘。进一步态样包括该SiN覆盖层具有 至 的厚度。另一态样包括该ILD为HDP
氧化物与低k间隔物。
发明的最佳模式的说明来描述。如将会了解的是,本发明能够是其它及不同的具体实施例,
而且其数项细节能够在各种明显方面进行修改,全都不会脱离本发明。因此,图式及说明本
质上要视为说明性,而不是作为限制。
附图说明
具体实施方式
其它实例中,众所周知的结构及装置是以方块图形式来展示,为的是要避免不必要地混淆
例示性具体实施例。另外,除非另有所指,本说明书及权利要求书中用来表达成分、反应条
件等等的量、比率、及数值特性的所有数字都要了解为在所有实例中是以「约」一语来修饰。
具SC GH与区域低于LC GH与区域的FinFET装置来解决。
ILD的上表面实质共面。在该LC区上方形成光刻堆栈,使该SC栅极凹陷,然后将该光刻堆栈
剥除。在该SC区与LC区上方形成SiN覆盖层。在该SiN覆盖层上方形成TEOS层,然后平坦化该
TEOS层。
说明的是较佳具体实施例。本发明能够是其它及不同的具体实施例,而且其数项细节能够
在各种明显方面进行修改。因此,图式及说明本质上要视为说明性,而不是作为限制性。
便于说明而未展示)的ILD 101是在FinFET装置的衬底(为便于说明而未展示)上方形成。
ILD 101具有SC区103与LC区105,如矩形107所表示。随后,分别在SC区103与LC区105中形成
SC栅极109与LC栅极111。举例来说,通过分别在SC区103与LC区105中穿过ILD 101将SC沟槽
与LC沟槽(两者为便于说明而未展示)向下形成至Si鳍(为便于说明而未展示),可分别形成
SC栅极与LC栅极109与111。接着,分别在SC沟槽与LC沟槽中且在SC区与LC区103与105上方
形成例如二氧化铪(HfO2)与氧化铪的保形介电层113。其次,在介电层113上方形成例如氮
化钛(TiN)与碳化钛(TiC)的保形WF金属层115。接着,在WF金属层115上方形成例如TiN的保
形阻障金属层117。之后,分别在阻障金属层117与W、阻障金属、WF金属、及介电层119、117、
115与113上方形成W层119,然后,例如通过CMP使其向下平坦化至ILD101,如图2所示。于此
阶段,SC栅极109与LC栅极111的上表面实质共面,并且具有例如28nm的GH。SC栅极与LC栅极
109与111的GH分别实质共面,而不是绝对共面,因为W、阻障金属、WF金属及介电层119、117、
115与113的平坦化共同地分别使装置的长与宽栅极区凹陷至例如6nm至9nm的深度,如以上
所述。
的干蚀刻剂将SC栅极109选择性蚀刻至例如8nm至10nm的深度,形成凹穴401,如图4所示。
示),如图5所示。请看图6,分别在凹穴401的侧表面与底端表面上及SC区与LC区103与105上
方形成SiN覆盖层601至例如 至 的厚度。接着,在SiN覆盖层601上方形成TEOS层603
并例如通过CMP而将其平坦化。所以,通过使SC栅极109的GH缩减例如8nm至10nm,使SC栅极
109的效能灵敏度增大且有效电容降低,藉以改善SC装置RO效能。
3的步骤。请看图10,在LC区105上方形成图3的光刻堆栈301之后,以例如NF3与Cl2或氟化气
体的干蚀刻剂将SC栅极109与SC区103两者同时蚀刻至例如8nm至10nm的深度。接着,将光刻
堆栈301剥除,并且举例来说,使用灰化程序、倾斜灰化、及DSP程序,分别清理SC区与LC区
103与105(为便于说明而未展示),如图11所示。
似于图7,分别在SC区与LC区103与105上方形成SiN覆盖层1301至例如 至 的厚
度,并且在SiN覆盖层1301上方形成TEOS层1303,然后例如通过CMP将其平坦化。再次地,通
过使SC栅极109的GH缩减例如8nm至10nm,使SC栅极109的效能灵敏度增大且有效电容降低,
藉以改善SC装置RO效能。
本发明的具体实施例在各种工业应用中享有实用性,如:微处理器、智能型手机、移动电话、
蜂巢式手机、机顶盒、DVD录像机与播放器、汽车导航、打印机与外围装置、网络链接与电信
设备、游戏系统、以及数字相机。因此,本发明在各种类型的高度整合型半导体装置的任一
者中享有产业利用性,包括具有SC装置与LC装置的14nm及更先进的FinFET装置。
说明书及图式从而要视为说明性而非作为限制性。据了解,本发明能够使用各种其它组合
及具体实施例,并且如本文中所表达,能够在本发明概念的范畴内作任何变更或修改。