本申请公开了一种CMOS薄膜晶体管及LTPS阵列基板的制作方法，所述方法包括：提供基板，在基板上依次形成有源层、栅极层和光阻层，其中有源层包括第一区域、第二区域和第三区域；使用一道光罩对光阻层进行图案化，以使第二区域不被光阻层覆盖，第一区域和第三区域被剩余光阻覆盖；对第二区域进行第一程度掺杂；对剩余光阻进行去除；对第一区域进行第二程度掺杂。通过上述方式，本申请能够减少制程中的光罩数量，缩短制作周期，降低制作成本。
1.一种CMOS薄膜晶体管的制作方法，其特征在于，所述方法包括：提供基板，
在所述基板上依次形成遮光层、缓冲层、非晶硅层和氧化硅层，所述氧化硅层分别对应第一非晶硅段和第二非晶硅段；
对所述第一非晶硅段和所述第二非晶硅段进行准分子激光处理，形成对应第一型晶体管的第一多晶硅层，和对应第二型晶体管的第二多晶硅层，多晶硅层包括所述第一多晶硅层和所述第二多晶硅层，其中所述多晶硅层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域，所述第一多晶硅层包括用于第一型掺杂的第四区域；
在所述第一多晶硅层和所述第二多晶硅层上形成第二光阻层；
使用第二光罩对所述第二光阻层进行图案化，以使所述第四区域不被所述第二光阻层覆盖；
在所述第一多晶硅层和所述第二多晶硅层上依次形成绝缘层、栅极层和光阻层；
使用一道光罩对所述光阻层进行图案化，以使所述第二区域不被所述光阻层覆盖，所述第一区域和所述第四区域被第一剩余光阻覆盖，所述第三区域被第二剩余光阻覆盖，其中所述第二剩余光阻的厚度大于所述第一剩余光阻的厚度；所述光罩包括全透光区、半透光区和不透光区，所述半透光区对应所述第一区域和所述第四区域，所述不透光区对应所述第三区域，所述全透光区对应所述第二区域及其他剩余区域；
2.根据权利要求1所述的CMOS薄膜晶体管的制作方法，其特征在于，所述对所述多晶硅层的第二区域进行第一程度掺杂，及所述对所述多晶硅层的第一区域进行第二程度掺杂之前包括：利用氟化碳和氯气的混合气体对裸露的栅极层进行蚀刻，以形成栅极图案。
3.根据权利要求1所述的CMOS薄膜晶体管的制作方法，其特征在于，所述对所述第一剩余光阻进行去除包括：利用氧气对所述第一剩余光阻进行灰化，以去除所述第一剩余光阻。
4.根据权利要求1所述的CMOS薄膜晶体管的制作方法，其特征在于，所述第三程度掺杂为对所述第一多晶硅层的第四区域进行磷离子重掺杂，所述磷离子掺杂浓度为1x1014～
5.根据权利要求1所述的CMOS薄膜晶体管的制作方法，其特征在于，所述第一型掺杂为N型掺杂，所述第二型掺杂为P型掺杂；所述第一程度掺杂的浓度大于所述第二程度掺杂的浓度。
6.根据权利要求5所述的CMOS薄膜晶体管的制作方法，其特征在于，所述第一程度掺杂
为对所述多晶硅层的第二区域进行硼离子重掺杂，所述硼离子掺杂浓度为1x10 ～
1x1015ions/cm2，所述第二程度掺杂为对所述多晶硅层的第一区域进行磷离子轻掺杂。
7.一种低温多晶硅阵列基板的制作方法，其特征在于，所述方法包括如权利要求1-6任一项所述的CMOS薄膜晶体管的制作方法，所述CMOS薄膜晶体管的制作方法包括：提供基板，
在所述基板上依次形成遮光层、缓冲层、非晶硅层和氧化硅层，所述氧化硅层分别对应第一非晶硅段和第二非晶硅段；
对所述第一非晶硅段和所述第二非晶硅段进行准分子激光处理，形成对应第一型晶体管的第一多晶硅层，和对应第二型晶体管的第二多晶硅层，多晶硅层包括所述第一多晶硅层和所述第二多晶硅层，其中所述多晶硅层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域，所述第一多晶硅层包括用于第一型掺杂的第四区域；
在所述第一多晶硅层和所述第二多晶硅层上形成第二光阻层；
使用第二光罩对所述第二光阻层进行图案化，以使所述第四区域不被所述第二光阻层覆盖；
在所述第一多晶硅层和所述第二多晶硅层上依次形成绝缘层、栅极层和光阻层；
其中所述多晶硅层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域；
使用一道光罩对所述光阻层进行图案化，以使所述第二区域不被所述光阻层覆盖，所述第一区域和所述第四区域被第一剩余光阻覆盖，所述第三区域被第二剩余光阻覆盖，其中所述第二剩余光阻的厚度大于所述第一剩余光阻的厚度；所述光罩包括全透光区、半透光区和不透光区，所述半透光区对应所述第一区域和所述第四区域，所述不透光区对应所述第三区域，所述全透光区对应所述第二区域及其他剩余区域；
一种CMOS薄膜晶体管及LTPS阵列基板的制作方法
技术领域
[0001] 本申请涉及显示技术领域，特别是涉及一种CMOS薄膜晶体管及LTPS阵列基板的制作方法。
背景技术
[0002] 薄膜晶体管(Thin-Film Transistor，TFT)技术可分为多晶硅(Poly-Si)技术与非晶硅(a-Si)技术，两者的差异在于电晶体特性不同。与传统A-Si技术相比，低温多晶硅(Low Temperature Poly-Silicon，LTPS)技术虽然工艺复杂，但因其具有更高的载流子迁移率，被广泛用于中小尺寸高分辨率的TFT LCD和AMOLED面板的制作。LTPS根据其制作方式，主要分为N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)、P型金属氧化物半导体(Positive channel MetalOxide Semiconductor，PMOS)和互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)，其中NMOS晶体管和PMOS晶体管的主要区别在于所设置的源漏极接触区分别由N型离子重掺杂和P型离子重掺杂所形成，而NMOS晶体管和PMOS晶体管共同组成CMOS晶体管。
[0003] 本申请的发明人在长期的研发过程中，发现相比NMOS和PMOS驱动电路，CMOS驱动电路更加稳定，工艺窗口更大，但相应的TFT阵列基板制作所需的光罩数量更多，产品制作周期更长。这是因为在CMOS技术中，需要对NMOS晶体管和PMOS晶体管的源漏极接触区分别进行N型离子重掺杂和P型离子重掺杂，且离子注入前需要分别经过一道光罩(Mask)工艺形成光阻层图案，以保护PMOS或NMOS器件，避免将磷离子(P+)掺入PMOS晶体管或是将硼离子(B+)掺入NMOS晶体管。现有制程工艺中，一般是先对NMOS晶体管进行磷离子重掺杂，然后形成栅极图案层，再对PMOS晶体管进行硼离子重掺杂，具体请结合参阅图1-4，图1-4是现有技术中CMOS薄膜晶体管的制作方法一实施方式的流程示意图。该制作方法包括：在PMOS器件和NMOS器件上形成光阻层，利用光罩对光阻层进行图案化，使PMOS器件上方的光阻保留，NMOS器件裸露，对NMOS器件进行磷离子重掺杂形成N沟道。在PMOS器件和NMOS器件上形成栅极层101和光阻层102，利用光罩对光阻层102进行图案化，使栅极走线区上方的光阻保留(图1所示)；蚀刻去除裸露的栅极层，形成栅极图案201(图2所示)。对NMOS晶体管和PMOS晶体管进行磷离子轻掺杂(图3所示)。在PMOS器件和NMOS器件上形成光阻层，利用光罩对光阻层进行图案化，使NMOS器件上方的光阻402保留，PMOS器件裸露，此时PMOS器件上方已形成栅极，栅极遮挡住中间部分使两端的源/漏极暴露，对两端源漏极接触区进行硼离子重掺杂形成P沟道(图4所示)。
[0004] 如上制作过程需要多道光罩工艺，相对于非晶硅的制程而言，生产工艺较为复杂，且整体的设备投入过大和良率过低，制作成本相应增加，因此，如何有效的降低LTPS CMOS阵列基板的制作周期，提升生产产能及降低成本，是目前面板行业关注的重点。
发明内容
[0005] 本申请主要解决的技术问题是提供一种CMOS薄膜晶体管及LTPS阵列基板的制作方法，能够减少制程中的光罩数量，缩短制作周期，降低制作成本。
[0006] 为解决上述技术问题，本申请采用的一个技术方案是：提供一种CMOS薄膜晶体管的制作方法，所述方法包括：提供基板，在基板上依次形成有源层、栅极层和光阻层，其中有源层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域；使用一道光罩对光阻层进行图案化，以使第二区域不被光阻层覆盖，第一区域被第一剩余光阻覆盖，第三区域被第二剩余光阻覆盖，其中第二剩余光阻的厚度大于第一剩余光阻的厚度；对有源层的第二区域进行第一程度掺杂；对第一剩余光阻进行去除；对有源层的第一区域进行第二程度掺杂。
[0007] 为解决上述技术问题，本申请采用的另一个技术方案是：提供一种低温多晶硅阵列基板的制作方法，该制作方法包括上述CMOS薄膜晶体管的制作方法，其中CMOS薄膜晶体管的制作方法包括：提供基板，在基板上依次形成有源层、栅极层和光阻层，其中有源层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域；使用一道光罩对光阻层进行图案化，以使第二区域不被光阻层覆盖，第一区域被第一剩余光阻覆盖，第三区域被第二剩余光阻覆盖，其中第二剩余光阻的厚度大于第一剩余光阻的厚度；对有源层的第二区域进行第一程度掺杂；对第一剩余光阻进行去除；对有源层的第一区域进行第二程度掺杂。
[0008] 本申请的有益效果是：区别于现有技术的情况，本申请提供一种CMOS薄膜晶体管及LTPS阵列基板的制作方法，该方法通过改变光罩的设计，使用一道光罩工艺即可实现两道掺杂工序，能够减少制程中的光罩数量，缩短制作周期，降低制作成本，提高阵列基板的制作产能。
附图说明
[0009] 图1是现有技术中CMOS薄膜晶体管的制作方法一实施方式中对光阻层进行图案化的示意图；
[0010] 图2是现有技术中CMOS薄膜晶体管的制作方法一实施方式中形成栅极图案的示意图；
[0011] 图3是现有技术中CMOS薄膜晶体管的制作方法一实施方式中进行磷离子低掺杂的示意图；
[0012] 图4是现有技术中CMOS薄膜晶体管的制作方法一实施方式中进行硼离子重掺杂的示意图；
[0013] 图5是本申请CMOS薄膜晶体管制作方法第一实施方式的流程示意图；
[0014] 图6是本申请CMOS薄膜晶体管制作方法第二实施方式中形成有源层、栅极层、光阻层的示意图；
[0015] 图7是本申请CMOS薄膜晶体管制作方法第二实施方式中对光阻层进行图案化的示意图；
[0016] 图8是本申请CMOS薄膜晶体管制作方法第二实施方式中形成栅极图案的示意图；
[0017] 图9是本申请CMOS薄膜晶体管制作方法第二实施方式中进行第一程度掺杂的示意图；
[0018] 图10是本申请CMOS薄膜晶体管制作方法第二实施方式中去除剩余光阻的示意图；
[0019] 图11是本申请CMOS薄膜晶体管制作方法第二实施方式中形成栅极图案的示意图；
[0020] 图12是本申请CMOS薄膜晶体管制作方法第二实施方式中进行第二程度掺杂的示意图。
具体实施方式
[0021] 为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。
[0022] 本申请提供一种CMOS薄膜晶体管及LTPS阵列基板的制作方法，在该方法中，通过改变光罩的设计，使用一道光罩工艺即可实现两道掺杂工序，能够减少制程中的光罩数量，缩短制作周期，降低制作成本，提高阵列基板的制作产能。
[0023] 请参阅图5，图5是本申请CMOS薄膜晶体管制作方法第一实施方式的流程示意图。该实施方式中，CMOS薄膜晶体管的制作方法包括如下步骤：
[0024] S501：提供基板，在基板上依次形成有源层、栅极层和光阻层，其中有源层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域。
[0025] 其中，该基板为透明基板，可以是玻璃基板、石英基板或塑料基板，在其他实施方式中还可以为其他基板，在此不做限定。有源层为多晶硅层；栅极层为金属层，如铝金属层。
[0026] S502：使用一道光罩对光阻层进行图案化，以使第二区域不被光阻层覆盖，第一区域被第一剩余光阻覆盖，第三区域被第二剩余光阻覆盖，其中第二剩余光阻的厚度大于第一剩余光阻的厚度。
[0027] 其中，可以在光罩的不同区域贴覆不同透光率的膜，以实现不同区域有不同的透光性，以使光阻层曝光显影后形成不同的图案。
[0028] S503：对有源层的第二区域进行第一程度掺杂。
[0029] 其中，可以采用扩散或离子注入的方式进行第一程度掺杂。此时，第一区域被剩余光阻覆盖，不受掺杂影响。
[0030] S504：对第一剩余光阻进行去除。
[0031] 其中，利用干法刻蚀或超声加热的方式去除第一剩余光阻。
[0032] S505：对有源层的第一区域进行第二程度掺杂。
[0033] 其中，可以采用扩散或离子注入的方式进行第二程度掺杂。
[0034] 在该实施方式中，通过改变光罩的设计，使用一道光罩工艺即可实现两道掺杂工序，能够减少制程中的光罩数量，缩短制作周期，降低制作成本，提高阵列基板的制作产能。
[0035] 可选地，在一实施方式中，第一型掺杂为N型掺杂，第二型掺杂为P型掺杂，对应的制得N型晶体管和P型晶体管。
[0036] 具体地，N型掺杂为在一块掺杂浓度较低的P型硅衬底上，制作两个高掺杂浓度的N+区，并在该区域内用金属铝引出两个电极，分别作漏极d和源极s；P型掺杂为在N型硅衬底上，制作两个高掺杂浓度的P+区，并在该区域内用金属铝引出两个电极，分别作漏极d和源极s。N型掺杂还包括低浓度掺杂，以形成LDD(Lightly Doped Drain轻掺杂漏极)区，通过低浓度掺杂能够改善热载流子效应。
[0037] 请结合参阅图6-12，图6-12是本申请CMOS薄膜晶体管制作方法第二实施方式的流程示意图。在该实施方式中，对本申请CMOS薄膜晶体管的制作方法进行详细描述，具体包括如下步骤：
[0038] 在基板601上依次形成遮光层602、缓冲层603和多晶硅层。
[0039] 其中，利用化学气相沉积CVD或物理气相沉积PVD法在基板601上沉积非晶硅层和钼层，以形成遮光层602。
[0040] 利用化学气相沉积CVD或物理气相沉积PVD法在遮光层602上沉积形成氮化硅(SiNx)层6031，在氮化硅(SiNx)层6031上沉积形成氧化硅(SiOx)层6032，氮化硅(SiNx)层6031和氧化硅(SiOx)层6032构成缓冲层603。其中，氮化硅(SiNx)层6031主要用于隔绝玻璃基板中的钠和钾等离子，氧化硅(SiOx)层6032主要是作为保温层，以改善和多晶硅层的接触。
[0041] 在缓冲层603上沉积形成非晶硅层，在非晶硅层上沉积形成氧化硅层，氧化硅层分别对应第一非晶硅段和第二非晶硅段，以氧化硅层作为光罩对第一非晶硅段和第二非晶硅段进行准分子激光退火处理形成对应第一型晶体管的第一多晶硅层6041以及对应第二型晶体管的第二多晶硅层6042，第一多晶硅层6041包括用于第一型掺杂的第四区域。
[0042] 在第一多晶硅层6041和第二多晶硅层6042上形成第二光阻层；使用第二光罩对第二光阻层进行图案化，以使第二型晶体管被光阻覆盖，第一型晶体管裸露，对第一多晶硅层的第四区域进行第三程度掺杂，形成N沟道，也可以是磷离子的同族其他离子的重掺杂。此时，第二型晶体管被剩余光阻覆盖，不受掺杂影响。其中，第三程度掺杂为磷离子重掺杂，磷离子重掺杂的掺杂浓度为1x1014～1x1015ions/cm2。
[0043] 在第一多晶硅层6041和第二多晶硅层6042上依次形成绝缘层605、栅极层606和光阻层607(图6所示)。
[0044] 其中，多晶硅层包括用于第一型掺杂的第一区域、用于第二型掺杂的第二区域和对应栅极走线区的第三区域；使用一道光罩608对光阻层607进行图案化，以使第二区域不被光阻层覆盖，第一区域被第一剩余光阻6071覆盖，第三区域被第二剩余光阻6072覆盖，其中第二剩余光阻6072的厚度大于第一剩余光阻6071的厚度(图7所示)。其中，光阻层为正性光阻层，光罩608包括全透光区6081、半透光区6082和不透光区6083，对应地，光罩608的全透光区6081、半透光区6082和不透光区6083分别贴有全透膜、半透膜和不透膜，以实现不同区域的透光性不同。
[0045] 利用干法蚀刻去除裸露的栅极层形成栅极图案，具体可以利用氟化碳和氯气的混合气体对裸露的栅极层进行蚀刻(图8所示)。
[0046] 对多晶硅层的第二区域进行第一程度掺杂(图9所示)，形成P沟道。其中，可以采用扩散或离子注入的方式进行硼的重掺杂。此时，多晶硅层的第二区域被剩余光阻覆盖，不受掺杂影响。第一程度掺杂为硼离子重掺杂，也可以是硼离子的同族其他离子的重掺杂，其掺14 15 2
杂浓度为1x10 ～1x10 ions/cm。
[0047] 对第一剩余光阻6071进行清除，以裸露出用于第一型掺杂的第一区域(图10所示)。其中，利用干法刻蚀对第一剩余光阻进行蚀刻，具体利用氧气对第一剩余光阻进行灰化，即采用氧烧光阻的方式去除第一剩余光阻。在其他实施方式中也可以采用超声加热的方式去除第一剩余光阻。
[0048] 蚀刻去除覆盖第一区域的栅极层(图11所示)；具体利用干法蚀刻去除裸露的栅极层形成栅极图案，可以利用氟化碳和氯气的混合气体对裸露的栅极层进行蚀刻。
[0049] 对第二剩余光阻进行清除；可以采用氧烧光阻的方式去除第二剩余光阻，也可以采用其他方式剥离第二剩余光阻。
[0050] 对多晶硅层的第一区域进行第二程度掺杂，(图12所示)。其中，第二程度掺杂为磷离子轻掺杂，此次掺杂浓度较低，可以改善热载流子效应。在其他实施方式中，也可以在形成栅极层之前对多晶硅层的第一区域进行磷离子轻掺杂。
[0051] 本申请还提供一种低温多晶硅阵列基板的制作方法，该方法包括上述的CMOS薄膜晶体管的制作方法，具体请参阅上述实施方式的描述，在此不再赘述。在该实施方式中，通过一道光罩工艺即可实现两道掺杂工序，能够减少制程中的光罩数量，缩短制作周期，降低制作成本，提高阵列基板的制作产能。
[0052] 以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
