具有单脉冲雪崩能量的高压半导体元件与其制作方法

摘要

本发明公开一种高压半导体元件与其制作方法，该高压半导体元件具有良好的单脉冲雪崩能量。该高压半导体元件包含有一主要高压开关元件以及一电流检测元件。该主要高压开关元件包含有数个开关单元，排列为一第一矩阵。每个开关单元具有一开关单元宽度。该电流检测元件包含有数个检测单元，排列为一第二矩阵。每个检测单元具有一检测单元宽度，大于该开关单元宽度。

权利要求

1.一种高压半导体元件，具有良好的单脉冲雪崩能量，包含有：主要高压开关元件，包含有：

数个开关单元(switch cell)，排列为一第一矩阵，其中，每个开关单元具有一开关单元宽度(switch cell width)；以及电流检测元件，包含有：

数个检测单元(sense cell)，排列为一第二矩阵，其中，每个检测单元具有一检测单元宽度(sense cell width)，大于该开关单元宽度。

2.如权利要求1所述的高压半导体元件，其中，该检测单元宽度为该开关单元宽度的一整数倍。

3.如权利要求1所述的高压半导体元件，其中，每个开关单元包含有一第一栅宽度，每个检测单元具有一第二栅宽度，其等于该第一栅宽度。

4.如权利要求1所述的高压半导体元件，其中，该高压半导体元件包含有一半导体基底(substrate)；该主要高压开关元件与该电流检测元件共享一漏极，形成于该半导体基底的一背面；该主要高压开关元件与该电流检测元件共享一栅极，形成于该半导体基底的一正面，该主要高压开关元件与该电流检测元件分别具有一源极以及一检测极，形成于该正面。

5.如权利要求1所述的高压半导体元件，其中，每个开关单元包含有一第一接触洞宽度，每个检测单元具有一第二接触洞宽度，其大于第一接触洞宽度。

6.一种高压半导体元件，具有良好的单脉冲雪崩能量，包含有：主要高压开关元件，包含有：

数个开关单元，排列为一第一矩阵，其中，每个开关单元具有一第一接触洞比例(contact ratio)；以及电流检测元件，包含有：

数个检测单元，排列为一第二矩阵，其中，每个检测单元具有一第二接触洞比例，大于该第一接触洞比例。

7.如权利要求6所述的高压半导体元件，其中，每个开关单元与每个检测单元，在外型(shape)上相同。

8.如权利要求6所述的高压半导体元件，其中，每个开关单元与每个检测单元，在外型上不相同。

9.如权利要求6所述的高压半导体元件，其中，该主要高压开关元件与该电流检测元件分别具有第一栅图案与第二栅图案，该第二栅图案通过二连接方向，连接至该第一栅图案，且该二连接方向不互相平行。

10.如权利要求6所述的高压半导体元件，其中，每个检测单元具有一外型，该外型为长方形或是正六角形。

11.一种高压半导体元件的制作方法，适用于制造一高压半导体元件于一半导体基底上，包含有：在该半导体基底上形成图案化的一栅导电层；

对该半导体基底进行掺杂制作工艺，以于该半导体基底上形成一体区以及一源区，其中，该体区与该源区是由同一掩模(mask)所定义，且该掩模包含有该栅导电层；

形成一多晶硅间介电层于该栅导电层上；

去除部分的该多晶硅间介电层，以形成一接触洞；以及在该接触洞内形成一金属层；

其中，去除部分的该多晶硅间介电层的该步骤也去除了部分的该源区，因此，该金属层可同时接触该体区与该源区。

12.如权利要求11所述的制作方法，包含有：形成一场氧化层；以及

以该场氧化层以及该栅导电层作为该掩模，进行该掺杂制作工艺。

13.如权利要求11所述的制作方法，包含有：外延以形成一外延层于该半导体基底上；

在该外延层上形成图案化的一场氧化层；以及在该外延层上形成该栅导电层。

14.如权利要求11所述的制作方法，形成该栅导电层的该步骤包含有：依序形成一栅氧化层以及该栅导电层；以及图案化该栅氧化层以及该栅导电层。

15.如权利要求11所述的制作方法，其中，该接触洞具有一底部，仅仅由该体区所构成。

16.一种高压半导体元件，形成于一半导体基底上，包含有：栅导电层，作为该高压半导体元件的一栅极；以及体区以及源区，分别做为该高压半导体元件的体极以及源极；

其中，该半导体基底作为该高压半导体元件的一漏极，且该体区以及该源区由同一掩模所定义，通过掺杂制作工艺而形成；

多晶硅间介电层；以及

接触洞，以去除该多晶硅间介电层以及部分的该源区所形成。

17.如权利要求16所述的高压半导体元件，另包含有：场氧化层，于该半导体基底上；

其中，形成该体区以及该源区的该掺杂制作工艺，是以该场氧化层以及该栅导电层作为该掩模。

18.如权利要求16所述的高压半导体元件，其中，该接触洞具有一底部，仅仅由该体区所构成。

说明书

具有单脉冲雪崩能量的高压半导体元件与其制作方法

技术领域

[0001] 本发明涉及一种高压金属氧化物半导体晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，尤指一种整合有电流检测元件的高压MOSFET。

背景技术

[0002] 高压MOSFET是一种半导体元件，一般是指可以耐受超过5V以上的漏源极跨压(drain-to-source voltage)的MOSFET。应用上，可以用来切换负载，或是用于电源管理上在不同电压电位间的转换，或是做为高功率放大器中的功率元件。

[0003] 高压MOSFET往往需要操作于高电流。图1A显示现有的一种电流检测架构。高压MOSFET 10的源端S直接连接到一个检测电阻RCS1，其跨压VCS可以忠实的反映流通电流ID，提供给其他电路作相对应的控制。但是，这样的检测架构下，流通电流ID全部都必须流经检测电阻RCS1。对于相当大的流通电流ID而言，检测电阻RCS1会产生相当可观的能量损耗。

[0004] 图1B显示现有的另一种电流检测架构。高压MOSFET 12整合有一电流检测高压MOSFET NCS以及主要高压MOSFET NM。电流检测高压MOSFET NCS的检测端CS与检测电阻RCS2串接，而主要高压MOSFET NM的源端S直接接地。利用电流映射(current mirror)的原理，使流经电流检测高压MOSFET NCS的电流大约与主要高压MOSFET NM的电流成比例。如此，检测电阻RCS2的跨压VCS大致反映流通电流ID，且大多数的流通电流ID并没有流过检测电阻RCS2，检测电阻RCS2不会消耗太多能量。

[0005] 图1A与图1B也同时隐含了一件事，正常操作时，高压MOSFET 10与12都可能不得不击穿而释放能量。以高压MOSFET 12为例，在当高压MOSFET 12从导通状态(开启)，刚刚切换到不导通状态(关闭)时，电感LP的电流将对高压MOSFET 12的漏端D充电而可能产生超过高压MOSFET 12的击穿电压的高压。功率元件有一个规格，称为单脉冲雪崩能量(Energy during avalanche for single pulse，EAS)，其指的是功率元件在一单脉冲雪崩操作下，可以释放的最大能量。EAS越大，通常意味着功率元件比较强壮，对于能量释放的比较均匀。

发明内容

[0006] 本发明实施例公开一种高压半导体元件，具有良好的单脉冲雪崩能量。该高压半导体元件包含有一主要高压开关元件以及一电流检测元件。该主要高压开关元件包含有数个开关单元，排列为一第一矩阵。每个开关单元具有一开关单元宽度。该电流检测元件包含有数个检测单元，排列为一第二矩阵。每个检测单元具有一检测单元宽度，大于该开关单元宽度。

[0007] 本发明实施例公开一种高压半导体元件，具有良好的单脉冲雪崩能量。该高压半导体元件包含有一主要高压开关元件以及一电流检测元件。该主要高压开关元件包含有数个开关单元，排列为一第一矩阵。每个开关单元具有一第一接触洞比例。该电流检测元件包含有数个检测单元，排列为一第二矩阵。每个检测单元具有一第二接触洞比例，大于该第一接触洞比例。

[0008] 本发明实施例公开一种制作方法，适用于制造一高压半导体元件于一半导体基底上。该制造方法包含有：在该半导体基底上形成图案化的一栅导电层；对该半导体基底进行掺杂制作工艺，以于该半导体基底上形成一体区以及一源区，其中，该体区与该源区由同一掩模(mask)所定义，且该掩模包含有该栅导电层；形成一多晶硅间介电层于该栅导电层上；去除部分的该多晶硅间介电层，以形成一接触洞；以及，在该接触洞内形成一金属层；其中，去除部分的该多晶硅间介电层的该步骤也去除了部分的该源区，因此，该金属层可同时接触该体区与该源区。

[0009] 本发明实施例公开一种高压半导体元件，形成于一半导体基底上，包含有一栅导电层、一体区以及一源区。该栅导电层作为该高压半导体元件的一栅极。该体区以及该源区，分别做为该高压半导体元件的一体极以及一源极。该半导体基底作为该高压半导体元件的一漏极，且该体区以及该源区由同一掩模所定义，通过掺杂制作工艺而形成。

附图说明

[0010] 图1A与图1B显示现有的两种电流检测架构的示意图；

[0011] 图2显示图1B中的高压MOSFET 12的上视图；

[0012] 图3举例显示图2中区域20的一上视图；

[0013] 图4为沿着图2中的IV-IV线的一剖视图；

[0014] 图5举例显示图2中区域20的另一可能的上视图；

[0015] 图6为图5中沿着VI-VI线的一剖视图；

[0016] 图7显示图6中的寄生元件，经历EAS测试时的等效电路图；

[0017] 图8举例显示图2中区域20的另一可能的上视图；

[0018] 图9举例显示图2中区域20的另一可能的上视图；

[0019] 图10举例显示图2中区域20的另一可能的上视图；

[0020] 图11举例显示图2中区域20的另一可能的上视图；

[0021] 图12举例显示图2中区域20的另一可能的上视图；

[0022] 图13显示了一种制作方法60的示意图，适用于制造图1B中的高压MOSFET 12；

[0023] 图14-1～图14-6为高压MOSFET 12的示意图，在制造方法60的不同阶段的剖视图；

[0024] 图15显示本发明所实施的一种制作方法90的示意图，适用于制造图1B中的高压MOSFET 12；

[0025] 图16-1～图16-4为高压MOSFET 12，在制造方法90的不同阶段的剖视图。

[0026] 符号说明

[0027] 10 高压MOSFET

[0028] 12 高压MOSFET

[0029] 14 源极

[0030] 16 检测极

[0031] 18 栅极

[0032] 20 区域

[0033] 22 场氧化层

[0034] 24 电流检测元件区

[0035] 26 高压开关元件区

[0036] 32 背面金属层

[0037] 34 N型基底

[0038] 36 N型外延层

[0039] 38 P型体区

[0040] 40、40’ N+源区

[0041] 42 栅氧化层

[0042] 44 栅导电层

[0043] 45 多晶硅间介电层

[0044] 46 金属层

[0045] 48、481、48’ 接触洞

[0046] 50 垂直方向栅线

[0047] 52 水平方向栅线

[0048] 60、90 制作方法

[0049] 62、64、66、68、70、72、74、76、78、80、92、94步骤

[0050] BJCS、BJMAIN 双极性接面晶体管

[0051] CCS1、CCS2、CCS11、CCS12、CCS21、CCS22、CCS31、CCS32检测单元[0052] CM1、CM2、CM11、CM12、CM21、CM22、CM31、CM32开关单元

[0053] CONWD-CS1、CONWD-MAIN 接触洞宽度

[0054] CS 检测端

[0055] D 漏端

[0056] G 栅端

[0057] GWTHMAIN、GWTHCS 栅线宽度

[0058] ID 流通电流

[0059] LP 电感

[0060] NCS 电流检测高压MOSFET

[0061] NM 主要高压MOSFET

[0062] PTCHCS、PTCHCS1、PTCHCS2、PTCHCS3 检测单元宽度

[0063] PTCHMAIN 开关单元宽度

[0064] RCS1 检测电阻

[0065] RCS2 检测电阻

[0066] RCS、RMAIN 寄生电阻

[0067] S 源端

[0068] VCS 跨压

[0069] IV-IV、VI-VI 线

具体实施方式

[0070] 在本说明书中，有一些相同的符号，其表示具有相同或是类似的结构、功能、原理的元件，且为业界具有一般知识能力者可以依据本说明书的教导而推知。为说明书的简洁度考虑，相同的符号的元件将不再重述。

[0071] 图2显示图1B中的高压MOSFET 12的上视图，其形成于一半导体芯片上。半导体芯片的一正面上有栅极18、源极14以及检测极16，可以分别做为高压MOSFET 12的栅端G、源端S、以及检测端CS。半导体芯片的一背面(未显示)则有一漏极，可以作为高压MOSFET 12的漏端D。

[0072] 图3举例显示图2中区域20的一上视图。图4为沿着图2中的IV-IV线的一剖视图。

[0073] 图3主要显示了栅导电层44以及场氧化层22的图案。在图3中，场氧化层22所围成的是一电流检测元件区24，用来形成电流检测高压MOSFET NCS；电流检测元件区24与场氧化层22之外的是一高压开关元件区26，用来形成主要高压MOSFET NM。电流检测高压MOSFET NCS可以视为由数个完全相同的检测单元排成一个矩阵所构成，如同检测单元CCS1与CCS2所举例的。类似的，主要高压MOSFET NM可以视为由数个完全相同的开关单元排列为另一矩阵所构成，如同开关单元CM1与CM2所举例的。每个检测单元有一开关单元宽度PTCHMAIN，每个检测单元有一检测单元宽度PTCHCS。在图3中，每个检测单元与每个开关单元都一样，所以开关单元宽度PTCHMAIN等于检测单元宽度PTCHCS。在高压开关元件区26内或是电流检测元件区24内，栅导电层44的栅宽度(gate width)都一样。简单的说，高压开关元件区26与电流检测元件区24共用同一个单元。

[0074] 图4中显示有背面金属层32、N型基底34、N型外延层36、P型体区38、N+源区40、栅氧化层42、栅导电层44、多晶硅间介电层45、金属层46、场氧化层22。堆叠的一栅氧化层42与一栅导电层44构成一栅结构。图4中同时显示有数个接触洞48，由去除部分的多晶硅间介电层45所构成。在高压开关元件区26中，金属层46通过接触洞48接触N+源区40与P型体区38，作为高压MOSFET 12的源端S。在电流检测元件区24中，金属层46通过接触洞48接触N+源区40与P型体区38，作为高压MOSFET 12的检测端CS。背面金属层32可以作为高压MOSFET 12的漏端D。所有的栅导电层44都短路在一起，可以作为高压MOSFET 12的栅端G。

[0075] 从实验上得知，当高压MOSFET 12以图3与图4所显示的结构实施时，且电流检测元件区24中的面积以及元件架构都不变时，高压MOSFET 12的EAS，不会随着电流检测元件区24的面积增加而增加。可以猜测得知，电流检测元件区24应该是相对的脆弱，导致大部分的EAS流经电流检测元件区24，而将其烧毁，所以高压MOSFET 12的EAS无法从电流检测元件区
24的面积增加变强壮而得利。

[0076] 在本发明的一实施例中，每个开关单元的开关单元宽度小于每个检测单元的检测单元宽度。每个开关单元具有一第一接触洞比例，其为单一开关单元的接触洞面积对单一开关单元面积的比例。每个检测单元具有一第二接触洞比例，其为单一检测单元的接触洞面积对单一检测单元面积的比例。在另一实施例中，该第二接触洞比例大于该第一接触洞比例。

[0077] 在本发明的实施例中，因为单元宽度的差异或是接触洞比例的差异，可以使得检测单元变得比较不容易击穿。因此，EAS可能可以通过开关单元而释放。当开关单元的数量增多时，因为能量可以通过较大面积释放，所以EAS就可以相对应的增加。换言之，本发明的实施例可以具有良好的EAS。

[0078] 根据本发明的实施例，图5举例显示图2中区域20的另一可能的上视图。图6为图5中沿着VI-VI线的一剖视图。

[0079] 图5主要显示了栅导电层44以及场氧化层22的图案。在图5中，电流检测元件区24用来形成图1B中的电流检测高压MOSFET NCS；高压开关元件区26用来形成图1B中的主要高压MOSFET NM。电流检测高压MOSFET NCS可以视为由数个完全相同的检测单元排成一个矩阵所构成，如同检测单元CCS11与CCS12所举例的。类似的，主要高压MOSFET NM可以视为由数个完全相同的开关单元排列为另一矩阵所构成，如同开关单元CM11与CM12所举例的。每个检测单元有一开关单元宽度PTCHMAIN，每个检测单元有一检测单元宽度PTCHCS1。在图5中，单一检测单元与单一开关单元并不相同。与图3相较之下，图5中的电流检测元件区24跟图3中的电流检测元件区24大致相同，但是每两条栅线去除掉一条。因此，如同图5所示，检测单元宽度PTCHCS1大约是开关单元宽度PTCHMAIN的两倍。在本发明的其他实施例中，检测单元宽度大于开关单元宽度，其可能是整数倍或是非整数倍。

[0080] 图6中同时显示有数个接触洞48与481，由去除部分的多晶硅间介电层45所构成。在高压开关元件区26中，金属层46通过接触洞48接触N+源区40与P型体区38，作为高压MOSFET 12的源端S。在电流检测元件区24中，金属层46通过接触洞481接触N+源区40与P型体区38，作为高压MOSFET 12的检测端CS。接触洞481的接触洞宽度CONWD-CS1大于接触洞48的接触洞宽度CONWD-MAIN。背面金属层32可以作为高压MOSFET 12的漏端D。在图6中，检测单元宽度PTCHCS1是开关单元宽度PTCHMAIN的两倍。在高压开关元件区26内或是电流检测元件区
24内，栅导电层44的栅宽度(gate width)都一样。多晶硅间介电层45在栅导电层44的侧壁留下来的厚度也差不多都一样。高压开关元件区26的接触洞比例，定义为单一开关单元的接触洞面积对单一开关单元面积的比例，大约等于接触洞宽度CONWD-MAIN除以开关单元宽度PTCHMAIN。电流检测元件区24的接触洞比例，其为单一检测单元的接触洞面积对单一检测单元面积的比例，大约等于接触洞宽度CONWD-CS1除以检测单元宽度PTCHCS1。因此，在图6中，高压开关元件区26的接触洞比例小于电流检测元件区24的接触洞比例。

[0081] 图6中也显示了一些寄生元件。NPN双极性接面晶体管(Bipolar Junction Transistor，BJT)BJMAIN，在高压开关元件区26中，由N+源区40、P型体区38以及N型外延层36所构成。类似的，NPN BJT BJCS是由电流检测元件区24中的N+源区40、P型体区38以及N型外延层36所构成。寄生电阻RMAIN以及RCS分别代表BJT BJMAIN与BJCS的基极(base electrode)到金属层46之间的电阻。

[0082] 图7显示图6中的寄生元件，经历EAS测试时的等效电路图。EAS的电流IEAS从漏端D或是背面金属层32进入。然后流过BJT BJMAIN与BJCS其中导通的一个，而释放到接地线。寄生电阻RMAIN以及RCS越大，越容易造成BJT BJMAIN与BJCS的基极电压升高而导通。

[0083] 图6与图4的高压开关元件区26有相同的接触洞宽度CONWD-MAIN。但相较之下，图6的电流检测元件区24的接触洞宽度CONWD-CS1大于图4的电流检测元件区24的接触洞宽度(未标示)。因此，可以得知图6中的寄生电阻RCS将会小于图4中相对应的寄生电阻。换言之，相较之下，图6的电流检测元件区24在EAS测试之下将比较不会导通，电流IEAS比较可能可以通过大面积的高压开关元件区26的BJT BJMAIN释放。

[0084] 实验上也证明了，将高压MOSFET 12的上视图，从图3改变为图5，可以确实地增加高压MOSFET 12的EAS。

[0085] 根据本发明的实施例，图8举例显示图2中区域20的另一可能的上视图。图8类似图5与图3，主要显示了栅导电层44以及场氧化层22的图案。在图8中，电流检测元件区24具有数个完全相同的检测单元，排成一个矩阵，如同检测单元CCS21与CCS22所举例的。类似的，高压开关元件区26具有数个完全相同的开关单元，排列为另一矩阵，如同开关单元CM21与CM22所举例的。每个检测单元有一开关单元宽度PTCHMAIN，每个检测单元有一检测单元宽度PTCHCS2。与图3相较之下，图8中的电流检测元件区24与图3中的电流检测元件区24相同，但是每三条栅线只保留一条，而删除了其他两条。因此，如同图8所示，检测单元宽度PTCHCS2大约是开关单元宽度PTCHMAIN的三倍。

[0086] 图8中，在高压开关元件区26内或是电流检测元件区24内，栅导电层44的栅宽度都一样。高压开关元件区26的接触洞比例大约等于开关单元的栅间隙(两条栅线间的距离)对开关单元宽度PTCHMAIN的比例。类似的，电流检测元件区24的接触洞比例大约等于检测单元的栅间隙对检测单元宽度PTCHCS2的比例。明显的，图8中的高压开关元件区26的接触洞比例，小于电流检测元件区24的接触洞比例。

[0087] 在图5与图8中，高压开关元件区26中的开关单元，大致跟电流检测元件区24中的检测单元，有类似或是一样的单元结构。举例来说，图5与图8中开关单元与检测单元在外型上都是长方形，且开关单元与检测单元中的栅导电层44所构成的栅线都只有沿着上下延伸。但本发明并不限于此，在其他实施例中，开关单元与检测单元并不需要有一样或是类似的单元结构。

[0088] 根据本发明的实施例，图9举例显示图2中区域20的另一可能的上视图。在图9中，电流检测元件区24具有数个完全相同的检测单元，排成一个矩阵，如同检测单元CCS31与CCS32所举例的。类似的，高压开关元件区26具有数个完全相同的开关单元，排列为另一矩阵，如同开关单元CM31与CM32所举例的。检测单元宽度PTCHCS3大约是开关单元宽度PTCHMAIN的两倍。图9中，开关单元的接触洞比例大约等于单一开关单元中，栅导电层44之外的区域占整个单一开关单元的面积比例；检测单元的接触洞比例大约等于单一检测单元中，栅导电层44之外的区域占整个单一检测单元的面积比例。从图9可以得知，开关单元的接触洞比例小于检测单元的接触洞比例。

[0089] 在图9中，开关单元与检测单元在外型上都是长方形。开关单元的栅线只有沿着上下延伸，但是检测单元的栅线不只是上下延伸，也有左右延伸。图9中，高压开关元件区26(作为主要高压MOSFET NM)的栅图案(由栅导电层44所构成)，明显的跟电流检测元件区24(作为电流检测高压MOSFET NCS)的栅图案不同。而且，图9中，电流检测元件区24的栅图案不只是通过上下垂直方向栅线50，也通过左右水平方向栅线52，来跟高压开关元件区26的栅图案相电连接。电流检测元件区24的栅图案通过两个方向跟压开关元件区26的栅图案相连接，一个是水平方向，另一个是垂直方向。

[0090] 根据本发明的实施例，图10举例显示图2中区域20的另一可能的上视图。图10与图9的差异，在于电流检测元件区24中的检测单元的数目与排列成的矩阵。图9中，6个检测单元排列成2x3的矩阵。图10中，5个检测单元排列成H型的矩阵。

[0091] 根据本发明的实施例，图11举例显示图2中区域20的另一可能的上视图。在图11中，高压开关元件区26内的开关单元在外型上是长方形，而电流检测元件区24内的检测单元在外型上是正六角形(Hexagon)。图11中，开关单元的接触洞比例小于检测单元的接触洞比例。

[0092] 根据本发明的实施例，图12举例显示图2中区域20的另一可能的上视图。在图12中，高压开关元件区26内的开关单元，以及电流检测元件区24内的检测单元，在外型上都是正六角形。图12中的开关单元与检测单元具有一样的栅线宽，但开关单元具有较小的边长。因此，图12中，开关单元的接触洞比例小于检测单元的接触洞比例。

[0093] 图13显示了一种制作方法60，适用于制造图1B中的高压MOSFET 12于一半导体基底上，而产生图4或是图6的剖视图。图14-1～图14-6为高压MOSFET 12，在制造方法60的不同阶段的剖视图。

[0094] 制作方法60从步骤62开始，提供N型基底34。

[0095] 步骤64接续步骤62，在N型基底34上，用外延的方式，形成N型外延层36，如同图14-1所示。

[0096] 步骤66在N型外延层36形成图案化的场氧化层22，如同第14-2图所示。步骤66利用一黄光制作工艺，以一光掩模(在说明书中称为FOX光掩模)定义场氧化层22所在的隔绝区以及主动区，而主动区是用来稍后形成晶体管等主动元件的区域。因为场氧化层22的形成，步骤66也大致定义了高压开关元件区26以及电流检测元件区24。

[0097] 步骤68依序的形成栅氧化层42与栅导电层44，堆叠在N型外延层36与场氧化层22上。栅导电层44可以包含有一多晶硅层。

[0098] 步骤70图案化栅氧化层42与栅导电层44，如同图14-3所示。步骤70利用一黄光制作工艺，以一光掩模(在说明书中称为GATE光掩模)定义栅导电层44要保留的区域，并用一蚀刻制作工艺去除掉不保留的区域中的栅导电层44与栅氧化层42。剩下来的栅导电层44可以做为栅极或是栅线。在一实施例中，高压开关元件区26以及电流检测元件区24中的栅线宽度GWTHMAIN与GWTHCS一样。

[0099] 步骤72以栅导电层44以及场氧化层22作为一掩模，进行一掺杂制作工艺，在N型外延层36中形成P型体区38。步骤72并没有使用光掩模。举例来说，可以先进行离子注入制作工艺，然后进行扩散制作工艺，让P型体区38扩散到部分导电层44的下方。

[0100] 接续步骤72，步骤74采用一光掩模(在说明书中称为N+光掩模)，通过黄光跟掺杂制作工艺，在N型外延层36上形成N+源区40，如同图14-4所示。通过离子注入制作工艺，N+源区40大致形成于导电层44两侧的N型外延层36上。在图14-4中，两两栅导电层44之间有两个N+源区40，彼此的距离由GATE光掩模所定义，两个N+源区40中间曝露出部分的P型体区38。

[0101] 步骤76以沉积制作工艺(deposition process)，在栅导电层44与N型外延层36上形成多晶硅间介电层45，其材质可以是二氧化硅。

[0102] 步骤78采用一光掩模(在说明书中称为CON光掩模)，通过黄光跟蚀刻制作工艺，去除掉部分的多晶硅间介电层45，形成接触洞48，如图14-5所示。接触洞48的底部由N+源区40与P型体区38所构成，接触洞48的侧壁由多晶硅间介电层45所构成。

[0103] 步骤80以沉积制作工艺(deposition process)，在多晶硅间介电层45与接触洞48内，形成金属层46。金属层46跟N+源区40与P型体区38形成欧姆接触。

[0104] 步骤82采用一光掩模(在说明书中称为MTL光掩模)，通过黄光跟蚀刻制作工艺，去除掉部分的金属层46，如图14-6所示。

[0105] 接续步骤82，背面金属层32可以形成在N型基底34的背面，而得到图4或是图6的剖视图。

[0106] 在图13中的制作方法60，至少需要有5道光掩模，包含有FOX光掩模、GATE光掩模、N+光掩模、CON光掩模以及MTL光掩模。

[0107] 图15显示依据本发明所实施的一种制作方法90，适用于制造图1B中的高压MOSFET 12于一半导体基底上，而产生图16-4的剖视图。图16-1～图16-3为高压MOSFET 12，在制造方法90的不同阶段的剖视图。相较于图13中的制作方法60，图15的制作方法90需要的光掩模数量比较少。

[0108] 图15的步骤62、64、66、68、70、72可以参考图13与其相关说明而得知，不再累述。

[0109] 在图15中，接续步骤72，步骤92以栅导电层44以及场氧化层22作为一掩模，进行一掺杂制作工艺，在N型外延层36中形成N+源区40’，如同图16-1所示。步骤92并没有使用光掩模，使用的掩模跟步骤72的一样。因此，N+源区40’的位置，大致跟P型体区38的位置差不多。在一扩散制作工艺中，P型体区38扩散的比N+源区40’远，所以P型体区38大约完整的包围了N+源区40’的下方与侧面，如同图16-1所示。且在图16-1中，两两栅导电层44之间只有一个N+源区40’。

[0110] 图15中，步骤76接续步骤92。步骤76可以参照图13与相关说明而得知，不再累述。

[0111] 步骤94接续步骤76，其采用CON光掩模，通过黄光跟蚀刻制作工艺，去除掉部分的多晶硅间介电层45以及N+源区40’，形成接触洞48’，如图16-2所示。接触洞48’的底部仅仅由P型体区38所构成，而接触洞48’的侧壁由N+源区40’与多晶硅间介电层45所构成。

[0112] 步骤80以沉积制作工艺，在多晶硅间介电层45与接触洞48’内，形成金属层46。金属层46跟N+源区40’与P型体区38形成欧姆接触。

[0113] 步骤82采用一MTL光掩模，通过黄光跟蚀刻制作工艺，去除掉部分的金属层46，如图16-3所示。

[0114] 接续步骤82，背面金属层32可以形成在N型基底34的背面，而得到图16-4的剖视图。

[0115] 在图15中的制作方法90，至少需要有4道光掩模，包含有FOX光掩模、GATE光掩模、CON光掩模以及MTL光掩模，但不需要图13的制作方法90的步骤74所使用的N+光掩模。相较之下，图15的制作方法90需要比较少的光掩模，因此，制作工艺费用可能比较低廉。

[0116] 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。