移位寄存器单元、移位寄存器及其驱动方法以及显示装置

摘要

本发明的实施例提供一种移位寄存器单元、移位寄存器及其驱动方法、阵列基板以及显示装置。该移位寄存器单元包括：移位寄存电路和控制电路。移位寄存电路被配置为根据第一交流信号和第二交流信号，交替控制移位寄存电路中的下拉节点的电压。控制电路耦接移位寄存电路、第一交流信号、第二交流信号和第一控制端，并被配置为根据第一交流信号、第二交流信号和来自第一控制端的第一控制信号，向移位寄存电路中的上拉节点输出保持信号。

权利要求

1.一种移位寄存器单元，包括：移位寄存电路和控制电路，其中，所述移位寄存电路被配置为根据第一交流信号和第二交流信号，交替控制所述移位寄存电路中的两个下拉节点的电压；

其中，所述控制电路耦接所述移位寄存电路、所述第一交流信号、所述第二交流信号和第一控制端，并被配置为根据所述第一交流信号、所述第二交流信号和来自所述第一控制端的第一控制信号，向所述移位寄存电路中的上拉节点输出保持信号。

2.根据权利要求1所述的移位寄存器单元，其中，所述控制电路包括第一晶体管、第二晶体管和第三晶体管，其中，所述第一晶体管的控制极和第一极耦接所述第一交流信号，所述第一晶体管的第二极耦接所述第二晶体管的第一极；

其中，所述第二晶体管的控制极耦接所述第一控制端，所述第二晶体管的第二极耦接所述上拉节点；

其中，所述第三晶体管的控制极和第一极耦接所述第二交流信号，所述第三晶体管的第二极耦接所述第二晶体管的第一极。

3.根据权利要求1所述的移位寄存器单元，其中，所述控制电路包括第一晶体管、第二晶体管、第四晶体管和第五晶体管，其中，所述第一晶体管的控制极和第一极耦接所述第一交流信号，所述第一晶体管的第二极耦接所述第二晶体管的第一极；

其中，所述第二晶体管的控制极耦接所述第一控制端，所述第二晶体管的第二极耦接所述上拉节点；

其中，所述第四晶体管的控制极和第一极耦接所述第二交流信号，所述第四晶体管的第二极耦接所述第五晶体管的第一极；

其中，所述第五晶体管的控制极耦接所述第一控制端，所述第五晶体管的第二极耦接所述上拉节点。

4.根据权利要求1所述的移位寄存器单元，其中，所述第一交流信号为所述第二交流信号的反相信号。

5.一种移位寄存器，包括：多个级联的移位寄存电路；

其中，所述移位寄存电路被配置为根据第一交流信号和第二交流信号，交替控制所述移位寄存电路中的两个下拉节点的电压；

其中，处于预定级的移位寄存电路还耦接控制电路；

其中，所述控制电路耦接所述第一交流信号、所述第二交流信号和第一控制端，并被配置为根据所述第一交流信号、所述第二交流信号和来自所述第一控制端的第一控制信号，向所耦接的移位寄存电路中的上拉节点输出保持信号。

6.根据权利要求1所述的移位寄存器单元，其中，所述第一交流信号为所述第二交流信号的反相信号。

7.一种用于根据权利要求5或6所述的移位寄存器的驱动方法，包括：在处于所述预定级的移位寄存电路输出扫描信号之前并且在其上一级的移位寄存电路输出扫描信号之后的时间间隔中，提供所述第一控制信号，以控制与所述预定级的移位寄存电路耦接的所述控制电路工作，其中，所述控制电路基于所述第一交流信号和所述第二交流信号向所耦接的移位寄存电路中的上拉节点交替输出所述保持信号。

8.一种阵列基板，包括如权利要求5或6所述的移位寄存器。

9.一种显示装置，包括如权利要求8所述的阵列基板。

说明书

移位寄存器单元、移位寄存器及其驱动方法以及显示装置

技术领域

[0001] 本发明涉及显示技术领域，具体地，涉及移位寄存器单元、移位寄存器及其驱动方法、阵列基板以及显示装置。

背景技术

[0002] 随着科技的不断发展，带有触控功能的各种智能设备层出不穷，不断丰富着人们的工作和生活。将触控功能嵌入到液晶像素中的技术使得触控面板与液晶显示面板整合到一起，以形成触控显示面板。这种触控显示面板具有集成化、轻薄、低成本、低功耗、高画质、可以实现多点触控等优势。

[0003] 在上述的触控显示面板中，级联的多个移位寄存器单元形成移位寄存器(也称为栅极驱动电路)，这些级联的移位寄存器单元分别向与其连接的栅线输出栅极扫描信号，以控制相应的像素单元的显示。在触控显示面板中，由于触控和显示独立工作，因此，可能在驱动相邻的两级移位寄存器单元输出栅极扫描信号之间的时间间隔中，提供触控信号。

发明内容

[0004] 本文中描述的实施例提供了一种移位寄存器单元、移位寄存器及其驱动方法、阵列基板以及显示装置。

[0005] 根据本发明的第一方面，提供了一种移位寄存器单元。该移位寄存器单元包括：移位寄存电路、和控制电路。移位寄存电路被配置为根据第一交流信号和第二交流信号，交替控制移位寄存电路中的下拉节点的电压。控制电路耦接移位寄存电路、第一交流信号、第二交流信号和第一控制端，并被配置为根据第一交流信号、第二交流信号和来自第一控制端的第一控制信号，向移位寄存电路中的上拉节点输出保持信号。

[0006] 在本发明的实施例中，控制电路包括第一晶体管、第二晶体管和第三晶体管。第一晶体管的控制极和第一极耦接第一交流信号，第一晶体管的第二极耦接第二晶体管的第一极。第二晶体管的控制极耦接第一控制端，第二晶体管的第二极耦接上拉节点。第三晶体管的控制极和第一极耦接第二交流信号，第三晶体管的第二极耦接第二晶体管的第一极。

[0007] 在本发明的实施例中，控制电路包括第一晶体管、第二晶体管、第四晶体管和第五晶体管。第一晶体管的控制极和第一极耦接第一交流信号，第一晶体管的第二极耦接第二晶体管的第一极。第二晶体管的控制极耦接第一控制端，第二晶体管的第二极耦接上拉节点。第四晶体管的控制极和第一极耦接第二交流信号，第四晶体管的第二极耦接第五晶体管的第一极。第五晶体管的控制极耦接第一控制端，第五晶体管的第二极耦接上拉节点。

[0008] 在本发明的实施例中，第一交流信号为第二交流信号的反相信号。

[0009] 根据本发明的第二方面，提供了一种移位寄存器。该移位寄存器包括多个级联的移位寄存电路。移位寄存电路被配置为根据第一交流信号和第二交流信号，交替控制移位寄存电路中的下拉节点的电压。处于预定级的移位寄存电路还耦接控制电路。控制电路耦接第一交流信号、第二交流信号和第一控制端，并被配置为根据第一交流信号、第二交流信号和来自第一控制端的第一控制信号，向所耦接的移位寄存电路中的上拉节点输出保持信号。

[0010] 根据本发明的第三方面，提供了一种用于如本发明的第二方面所述的移位寄存器的驱动方法。在该驱动方法中，在处于预定级的移位寄存电路输出扫描信号之前并且在其上一级的移位寄存电路输出扫描信号之后的时间间隔中，提供第一控制信号，以控制与该预定级的移位寄存电路耦接的控制电路工作。控制电路基于第一交流信号和第二交流信号向所耦接的移位寄存电路中的上拉节点交替输出保持信号。

[0011] 根据本发明的第四方面，提供了一种阵列基板，其包括如本发明的第二方面所述的移位寄存器。

[0012] 根据本发明的第五方面，提供了一种显示装置，其包括如本发明的第四方面所述的阵列基板。

附图说明

[0013] 为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

[0014] 图1是示例性移位寄存电路的电路图；

[0015] 图2是用于如图1所示的移位寄存电路的信号的时序图；

[0016] 图3是根据本发明的实施例的移位寄存器单元的示意性框图；

[0017] 图4是根据本发明的实施例的移位寄存器单元的示例性电路图；

[0018] 图5是根据本发明的实施例的移位寄存器单元的另一示例性电路图；

[0019] 图6是用于如图4或图5所示的移位寄存器单元的信号的时序图；

[0020] 图7是根据本发明的实施例的移位寄存器的示意性框图；

[0021] 图8是根据本发明的实施例的显示装置的示意性框图。

具体实施方式

[0022] 为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明保护的范围。

[0023] 除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

[0024] 在本发明的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本发明的实施例中，统一将晶体管的受控中间端称为控制极，信号输入端称为第一极，信号输出端称为第二极。本发明的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

[0025] 图1示出示例性移位寄存电路100的电路图。在移位寄存电路100开始工作之前，可先通过来自重置信号端的重置信号RESET来重置上拉节点PU_n的电压。此时，通过控制下拉节点(PD1和PD2)的电压，可以降低上拉节点PU_n上的噪声电压。为了减少薄膜晶体管受到直流偏压的影响，该移位寄存电路100使用互为反相的一对交流信号(V1和V2)来控制下拉节点(PD1和PD2)的电压。在图1中，移位寄存电路100的输入信号INPUT_n是上一级移位寄存电路(未示出)的输出信号OUT_n-1。移位寄存电路100在输入信号INPUT_n为高电压的情况下，使得上拉节点PU_n处于高电压。在上拉节点PU_n处于高电压的情况下，可打开时钟信号端CLK_n与输出信号端OUT_n之间的通路。这样，移位寄存电路100可基于时钟信号CLK_n输出扫描信号OUT_n。

[0026] 在图1所示的示例中，采用N型晶体管来实现移位寄存电路100。如本领域的技术人员所理解的，也可以采用P型晶体管来实现移位寄存电路。

[0027] 图2示出可用于如图1所示的移位寄存电路100的信号的时序图。该移位寄存电路100可用于触控和显示是分离的触控显示面板。图2中标记为CLK_n-1的信号为用于移位寄存电路100的上一级移位寄存电路的时钟信号。标记为LHB的时间段为触控信号的有效时间，在该时间段停止输出时钟信号CLK_n-1和CLK_n。如图2所示，在移位寄存电路100的上一级移位寄存电路输出扫描信号OUT_n-1与移位寄存电路100输出扫描信号OUT_n之间的时间间隔中，可提供触控信号。移位寄存电路100的上拉节点PU_n在触控信号的有效时间内是浮接的。如图2所示，在高温的情况下，薄膜晶体管的漏电流增大，上拉节点PU_n的高电压可能难以维持。这样，在触控信号的有效时间内，上拉节点PU_n的电压会下降。上拉节点PU_n的电压的异常会使得移位寄存电路的输出OUT_n不正常。

[0028] 图3示出根据本发明的实施例的移位寄存器单元300的示意性框图。该移位寄存器单元300可包括移位寄存电路310和控制电路320。在本发明的实施例中，移位寄存电路310被配置为根据第一交流信号V1和第二交流信号V2，交替控制移位寄存电路310中的下拉节点(PD1、PD2)的电压。移位寄存电路310可以是如图1所示的移位寄存电路100，也可以是具有第一交流信号V1和第二交流信号V2的其它类型的移位寄存电路。

[0029] 控制电路320耦接移位寄存电路310、第一交流信号V1、第二交流信号V2和第一控制端SW，并被配置为根据第一交流信号V1、第二交流信号V2和来自第一控制端SW的第一控制信号SW，向移位寄存电路310中的上拉节点PU_n输出保持信号。

[0030] 根据本发明的实施例的移位寄存器单元300能够在触控信号的有效时间内，通过第一控制信号SW控制控制电路320向上拉节点PU_n输出保持信号的时间，以保持上拉节点PU_n的电压。这样，避免了上拉节点PU_n的电压下降对移位寄存电路310的输出电压OUT_n的影响。而且，移位寄存器单元300可利用移位寄存电路310的第一交流信号V1和第二交流信号V2作为控制电路320的电源。这样可避免增加额外的电源，节约成本。

[0031] 图4示出根据本发明的实施例的移位寄存器单元300的示例性电路图。如图4所示，移位寄存电路310例如是如图1所示的移位寄存电路100。本领域技术人员应理解，也可以采用具有第一交流信号V1和第二交流信号V2的其它类型的移位寄存电路来实现根据本发明的实施例的移位寄存器单元300。

[0032] 如图4所示，控制电路可包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的控制极和第一极耦接第一交流信号V1，第一晶体管T1的第二极耦接第二晶体管T2的第一极。第二晶体管T2的控制极耦接第一控制端SW，第二晶体管T2的第二极耦接上拉节点PU_n。第三晶体管T3的控制极和第一极耦接第二交流信号V2，第三晶体管T3的第二极耦接第二晶体管T2的第一极。

[0033] 图5示出根据本发明的实施例的移位寄存器单元300的另一示例性电路图。控制电路320可包括第一晶体管T1、第二晶体管T2、第四晶体管T4和第五晶体管T5。第一晶体管T1的控制极和第一极耦接第一交流信号V1，第一晶体管T1的第二极耦接第二晶体管T2的第一极。第二晶体管T2的控制极耦接第一控制端SW，第二晶体管T2的第二极耦接上拉节点PU_n。第四晶体管T4的控制极和第一极耦接第二交流信号V2，第四晶体管T4的第二极耦接第五晶体管T5的第一极。第五晶体管T5的控制极耦接第一控制端SW，第五晶体管T5的第二极耦接上拉节点PU_n。

[0034] 图6示出可用于如图4或图5所示的移位寄存器单元300的信号的时序图。在以下的描述中，假定所有晶体管都是N型晶体管。

[0035] 下面参考图4来描述对移位寄存器单元300的控制过程。

[0036] 在触控信号的有效时间(图6中标记为LHB的时间段)，第一控制信号SW为高电压，第二晶体管T2导通。在第一交流信号V1为高电压的情况下，第一晶体管T1导通。由第一交流信号V1向上拉节点PU_n提供高电压。此时，第二交流信号V2为低电压，所以第三晶体管T3截止。因此，第二交流信号V2不影响上拉节点PU_n的电压。在第二交流信号V2为高电压的情况下，第三晶体管T3导通。由第二交流信号V2向上拉节点PU_n提供高电压。此时，第一交流信号V1为低电压，所以第一晶体管T1截止。因此，第一交流信号V1不影响上拉节点PU_n的电压。这样，在该时间段，第一交流信号V1和第二交流信号V2交替向上拉节点PU_n提供高电压。

[0037] 在移位寄存电路310的工作时间(图6中除了标记为LHB的时间段)，第一控制信号SW为低电压，第二晶体管T2截止。这样，第一交流信号V1和第二交流信号V2都不会通过控制电路320来影响上拉节点PU_n的电压。因此，在这个时间段，控制电路320不会影响移位寄存电路300的移位寄存功能。

[0038] 下面参考图5来描述对移位寄存器单元300的控制过程。

[0039] 在触控信号的有效时间(图6中标记为LHB的时间段)，第一控制信号SW为高电压，第二晶体管T2和第五晶体管T5导通。在第一交流信号V1为高电压的情况下，第一晶体管T1导通。由第一交流信号V1向上拉节点PU_n提供高电压。此时，第二交流信号V2为低电压，所以第四晶体管T4截止。因此，第二交流信号V2不影响上拉节点PU_n的电压。在第二交流信号V2为高电压的情况下，第四晶体管T4导通。由第二交流信号V2向上拉节点PU_n提供高电压。此时，第一交流信号V1为低电压，所以第一晶体管T1截止。因此，第一交流信号V1不影响上拉节点PU_n的电压。这样，在该时间段，第一交流信号V1和第二交流信号V2交替向上拉节点PU_n提供高电压。

[0040] 在移位寄存电路310的工作时间(图6中除了标记为LHB的时间段)，第一控制信号SW为低电压，第二晶体管T2和第五晶体管T5截止。这样，第一交流信号V1和第二交流信号V2都不会通过控制电路320来影响上拉节点PU_n的电压。因此，在这个时间段，控制电路320不会影响移位寄存电路300的移位寄存功能。

[0041] 图7示出根据本发明的实施例的移位寄存器700的示意性框图。该移位寄存器700包括多个级联的移位寄存电路310。移位寄存电路310按照常规方式级联，因此，在这里不再详细描述。在本发明的实施例中，处于预定级的移位寄存电路310耦接控制电路320，以通过控制电路320维持该级移位寄存电路310中的上拉节点PU_n的电压。耦接控制电路320的移位寄存电路310所处的位置与触控信号跟扫描信号的关系相关联。例如，如果触控信号出现在产生第n行的扫描信号OUT_n之前并且出现在产生第n-1行的扫描信号之后的时间间隔中，则移位寄存器单元300位于移位寄存器700的第n级。在这里，n为自然数。

[0042] 本发明的实施例还提供了一种用于如上所述的移位寄存器700的驱动方法。在该驱动方法中，在处于预定级的移位寄存电路310输出扫描信号OUT_n之前并且在其上一级的移位寄存电路输出扫描信号OUT_n-1之后的时间间隔中，提供第一控制信号SW，以控制与该预定级的移位寄存电路310耦接的控制电路320工作。控制电路320基于第一交流信号V1和第二交流信号V2向所耦接的移位寄存电路310中的上拉节点PU_n交替输出保持信号。

[0043] 图8示出根据本发明的实施例的显示装置800的示意性框图。显示装置800包括阵列基板810。阵列基板810包括如上所述的移位寄存器700。

[0044] 本发明实施例提供的显示装置可以应用于任何具有显示功能的产品，例如，电子纸、移动电话、平板电脑、电视机、笔记本电脑、数码相框、可穿戴设备或导航仪等。

[0045] 除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

[0046] 适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

[0047] 以上对本发明的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本发明的精神和范围的情况下对本发明的实施例进行各种修改和变型。本发明的保护范围由所附的权利要求限定。