本申请公开了一种栅极驱动输出级电路、栅极驱动单元及驱动方法。该栅极驱动输出级电路包括：第一控制模块，被配置以将补偿驱动端的起始信号传递到第一节点；第二控制模块，被配置以在第一节点处于有效电平时将第一时钟端的第一时钟信号传递到控制节点；第一输出模块，被配置以在控制节点处于有效电平时将第二时钟端的第二时钟信号传递到第一输出端；第二输出模块，被配置以在控制节点处于有效电平时将第一电源电压端的第一电源电压信号传递到第二输出端。根据本申请实施例提供的技术方案，通过在栅极驱动输出级电路中引入第一控制模块和第二控制模块，能够解决现有的栅极驱动输出级电路所采用的时钟数量繁多而不利于实现窄边框的问题。
1.一种栅极驱动输出级电路，其特征在于，所述电路包括：第一控制模块，被配置以将补偿驱动端的起始信号传递到第一节点；
第二控制模块，被配置以在所述第一节点处于有效电平时将第一时钟端的第一时钟信号传递到控制节点；
第一输出模块，被配置以在所述控制节点处于有效电平时将第二时钟端的第二时钟信号传递到第一输出端；
第二输出模块，被配置以在所述控制节点处于有效电平时将第一电源电压端的第一电源电压信号传递到第二输出端。
2.根据权利要求1的所述栅极驱动输出级电路，其特征在于，所述第一控制模块包括：第一控制晶体管，所述第一控制晶体管的第一极与所述补偿驱动端连接，第二极与所述第一节点连接，被配置以在所述起始信号有效前导通。
3.根据权利要求2的所述栅极驱动输出级电路，其特征在于，第二控制模块包括：第二控制晶体管，所述第二控制晶体管的栅极与第一节点连接，第一极与所述第一时钟端连接，第二极与所述控制节点连接；
第三控制晶体管，所述第三控制晶体管的栅极与第二节点连接，第一极与所述控制节点连接，第二极与第二电源电压端连接，所述第二节点为第一节点的反向节点。
4.根据权利要求3的所述栅极驱动输出级电路，其特征在于，所述第一输出模块包括：第一输出晶体管，所述第一输出晶体管的栅极与所述控制节点连接，第一极与所述第二时钟端连接，第二极与所述第一输出端连接；
第二输出晶体管，所述第二输出晶体管栅极与所述第二节点连接，第一极与所述第一输出端连接，第二极与所述第二电源电压端连接。
5.根据权利要求4的所述栅极驱动输出级电路，其特征在于，第二输出模块包括：第三输出晶体管，所述第三输出晶体管的栅极与所述控制节点连接，第一极与所述第一电源电压端连接，第二极与所述第二输出端连接；
第四输出晶体管，所述第四输出晶体管的栅极与第二节点连接，第一极与所述第二输出端连接，第二极与所述第二电源电压端连接。
6.根据权利要求1-5任一所述的栅极驱动输出级电路，其特征在于，在所述第一时钟信号的一个脉冲区间内，所述第二时钟信号包含两个脉冲。
还包括结构相同的用于帧位移的移位寄存器电路和用于行位移的移位寄存器电路，所述移位寄存器电路包括：输入模块，被配置以接收来自上一级栅极驱动单元的级联信号，并在所述上一级栅极驱动单元的级联信号的作用下，将第三节点与第一电源电压端的电位拉齐；
复位模块，被配置以接收来自下一级栅极驱动单元的级联信号，并在所述下一级栅极驱动单元的级联信号的作用下进行复位；
反向器模块，第一反向器的两端分别连接所述第三节点和第四节点；
级联输出模块，被配置以在所述第三节点处于有效电平时将第三时钟端的第三时钟信号传递到级联输出端；
其中，用于帧位移的移位寄存器电路的级联输出端连接所述栅极驱动输出级电路的第一控制晶体管的栅极，用于行位移的移位寄存器电路的第三节点和第四节点分别连接所述栅极驱动输出级电路的第一节点和第二节点；
用于行位移的移位寄存器电路的第三时钟端与所述栅极驱动输出级电路的第一时钟端接收相同的时钟信号。
8.根据权利要求7所述的栅极驱动单元，其特征在于，所述输入模块包括：第一输入晶体管，所述第一输入晶体管的栅极与上一级栅极驱动单元的级联输出端连接，第一极与所述第一电源电压端连接，第二极与所述第三节点连接。
9.根据权利要求8所述的栅极驱动单元，其特征在于，所述复位模块包括：第一复位晶体管，所述第一复位晶体管的栅极与下一级栅极驱动单元的级联输出端连接，第一极与所述第三节点连接，第二极与第三电源电压端连接；
第二复位晶体管，所述第一复位晶体管的栅极与第四节点连接，第一极与所述第三节点连接，第二极与所述第三电源电压端连接。
10.根据权利要求9所述的栅极驱动单元，其特征在于，所述级联输出模块包括：第一级联晶体管，其栅极与第三节点连接，第一极与所述第三时钟端连接，第二极与所述级联输出端连接；
第二级联晶体管，其栅极与第四节点连接，第一极与级联输出端连接，第二极与所述第三电源电压端连接；
第一储能电容，其第一极与所述第三节点连接，第二极与所述级联输出端连接。
11.根据权利要求7-10任一所述的栅极驱动单元，其特征在于，用于帧位移的移位寄存器电路的第三时钟信号为帧位移时钟信号，用于行位移的移位寄存器电路的第三时钟信号为行位移时钟信号。
12.一种栅极驱动输出级电路的驱动方法，其特征在于，包括：在第一阶段，第一控制模块在起始信号的作用下，将第一节点拉高；
在第二阶段，第二控制模块在所述第一节点作用下，将第一时钟信号传递到控制节点；
在第三阶段，第一输出模块在所述控制节点的作用下，将第一电源电压信号传递到第一输出端；第二输出模块在所述控制节点的作用下，将第二时钟信号传递到第二输出端。
13.根据权利要求12所述的驱动方法，其特征在于，在所述第一时钟信号的一个脉冲区间内，所述第二时钟信号包含两个脉冲。
栅极驱动输出级电路、栅极驱动单元及驱动方法
技术领域
[0001] 本公开一般涉及显示技术领域，尤其涉及栅极驱动输出级电路、栅极驱动单元及驱动方法。
背景技术
[0002] 主动矩阵有机发光二极管(AMOLED)因高对比度，可视角度广以及响应速度快有望取缔液晶成为下一代显示器主流选择。OLED产品本身是需要电致发光(EL)器件进行发光，所需发光电流需要由DriveTFT提供，因此为了产品发光的均匀性，需要增加器件特性的一致性的补偿电路，该补偿电路可采用外部补偿方式进行补偿。而传统外部补偿的双栅极驱动方式，需要增加较多的时钟信号，不利于窄边框的实现。
发明内容
[0003] 鉴于现有技术中的上述缺陷或不足，期望提供一种减少时钟信号数量的栅极驱动输出级电路、栅极驱动单元及驱动方式。
[0004] 第一方面，提供一种栅极驱动输出级电路，电路包括：
[0005] 第一控制模块，被配置以将补偿驱动端的起始信号传递到第一节点；
[0006] 第二控制模块，被配置以在第一节点处于有效电平时将第一时钟端的第一时钟信号传递到控制节点；
[0007] 第一输出模块，被配置以在控制节点处于有效电平时将第二时钟端的第二时钟信号传递到第一输出端；
[0008] 第二输出模块，被配置以在控制节点处于有效电平时将第一电源电压端的第一电源电压信号传递到第二输出端。
[0009] 第二方面，提供一种栅极驱动单元，包括：
[0010] 权利要求本发明各实施例所提供的栅极驱动输出级电路；
[0011] 还包括结构相同的用于帧位移的移位寄存器电路和用于行位移的移位寄存器电路，移位寄存器电路包括：
[0012] 输入模块，被配置以接收来自上一级栅极驱动单元的级联信号，并在上一级栅极驱动单元的级联信号的作用下，将第三节点与第一电源电压端的电位拉齐；
[0013] 复位模块，被配置以接收来自下一级栅极驱动单元的级联信号，并在下一级栅极驱动单元的级联信号的作用下进行复位；
[0014] 反向器模块，第一反向器的两端分别连接第三节点和第四节点；
[0015] 级联输出模块，被配置以在第三节点处于有效电平时将第三时钟端的第三时钟信号传递到级联输出端；
[0016] 其中，用于帧位移的移位寄存器电路的第三节点连接栅极驱动输出级电路的第一控制晶体管的栅极，用于行位移的移位寄存器电路的第三节点和第四节点分别连接栅极驱动输出级电路的第一节点和第二节点；
[0017] 用于行位移的移位寄存器电路的第三时钟端与栅极驱动输出级电路的第一时钟端接收相同的时钟信号。
[0018] 第三方面，提供一种栅极驱动输出级电路的驱动方法，包括：
[0019] 在第一阶段，第一控制模块在起始信号的作用下，将第一节点拉高；
[0020] 在第二阶段，第二控制模块在第一节点作用下，将第一时钟信号传递到控制节点；
[0021] 在第三阶段，第一输出模块在控制节点的作用下，将第一电源电压信号传递到第一输出端；第二输出模块在控制节点的作用下，将第二时钟信号传递到第二输出端。
[0022] 根据本申请实施例提供的技术方案，通过在栅极驱动输出级电路中引入第一控制模块和第二控制模块，能够解决现有的栅极驱动输出级电路所采用的时钟数量繁多而不利于实现窄边框的问题。
附图说明
[0023] 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0024] 图1示出了3T1C外部补偿电路；
[0025] 图2示出了3T1C外部补偿电路的补偿时序图；
[0026] 图3示出了现有技术的栅极驱动输出级电路的示例性结构框图；
[0027] 图4示出了根据本申请实施例的栅极驱动输出级电路的示例性结构框图；
[0028] 图5示出了根据本申请实施例的栅极驱动输出级电路的示例性电路示意图；
[0029] 图6示出了根据本申请实施例的栅极驱动输出级电路的示例性时序图；
[0030] 图7示出了根据本申请实施例的栅极驱动单元的示例性结构框图；
[0031] 图8示出了根据本申请实施例的栅极驱动单元的示例性电路示意图；
[0032] 图9示出了根据本申请实施例的栅极驱动单元的示例性时序图。
具体实施方式
[0033] 下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0034] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0035] 请参考图1，示出了3T1C外部补偿电路。如图所示，为了实现EL器件特性的一致性，在帧与帧之间的消隐(Blanking)区间，通过扫描(scan)驱动信号OUT1和帧驱动信号OUT2输入相应的数据来实现补偿。
[0036] 图2示出了3T1C外部补偿电路扫描信号时序图。可见，在OUT2信号有效的区间，通过启动两个OUT1脉冲分别写入相应的数据来实现电流的补偿，达到EL器件发光均匀性的目的。图2分别给出了在第一帧前的消隐区间1、第一帧和第二帧之间的消隐区间2、和第二帧与第三针之间的消隐区间3，分别对第一行、第二行、第三行进行补偿的时序图。需要说明的是图2仅给出一个实施例，在某个消隐区间进行哪个行或哪几行的补偿，可根据需求而制定，这里不做限定。
[0037] 图3示出了一种栅极驱动输出级电路的示例性结构框图。
[0038] 如图所示，输出级电路采用CLK1、CLK2、CLK3等3个时钟脉冲来实现在OUT2有效区间内OUT1输出两个脉冲。可见，该输出级电路所采用的时钟电路繁多，不利于窄边框的实现。
[0039] 图4示出了根据本申请实施例的栅极驱动输出级电路的示例性结构框图；如图所示，本申请公开一种栅极驱动输出级电路，电路包括：
[0040] 第一控制模块101，被配置以将补偿驱动端的起始信号CLKs传递到第一节点Q2；
[0041] 第二控制模块102，被配置以在第一节点Q2处于有效电平时将第一时钟端的第一时钟信号CLK1传递到控制节点CR；
[0042] 第一输出模块103，被配置以在控制节点处CR于有效电平时将第二时钟端的第二时钟信号CLK2传递到第一输出端OUT1；
[0043] 第二输出模块104，被配置以在控制节点CR处于有效电平时将第一电源电压端的第一电源电压信号VGH传递到第二输出端OUT2。
[0044] 可见，本申请通过用第二控制模块的输出控制第一输出模块和第二输出模块的输出的方式，减少了一个时钟CLK3，有利于窄边框的实现。
[0045] 图5示出了根据本申请实施例的栅极驱动输出级电路的示例性电路示意图；如图所示，
[0046] 第一控制模块101包括：
[0047] 第一控制晶体管T11，第一控制晶体管T11的第一极与补偿驱动端连接，第二极与第一节点Q2连接，被配置以在起始信号CLKs有效前导通。
[0048] 其中，CLKs信号为补偿的启动信号，在该信号的驱动下，使得输出OUT1和OUT2有效。
[0049] 第二控制模块102包括：
[0050] 第二控制晶体管To2，第二控制晶体管To2的栅极与第一节点Q2连接，第一极与第一时钟端连接，第二极与控制节点CR连接；
[0051] 第三控制晶体管Mo2，第三控制晶体管的栅极与第二节点QB2连接，第一极与控制节点CR连接，第二极与第二电源电压端连接，第二节点QB2为第一节点Q2的反向节点。
[0052] 第一输出模块103包括：
[0053] 第一输出晶体管To4，第一输出晶体管To4的栅极与控制节点CR连接，第一极与第二时钟端连接，第二极与第一输出端连接；
[0054] 第二输出晶体管Mo4，第二输出晶体管栅极Mo4与第二节点QB2连接，第一极与第一输出端连接，第二极与第二电源电压端连接。
[0055] 第二输出模块104包括：
[0056] 第三输出晶体管To3，第三输出晶体管To3的栅极与控制节点CR连接，第一极与第一电源电压端连接，第二极与第二输出端连接；
[0057] 第四输出晶体管Mo3，第四输出晶体管Mo3的栅极与第二节点QB2连接，第一极与第二输出端连接，第二极与第二电源电压端连接。
[0058] 该栅极驱动输出级电路的工作方式如下：其中CLKs时钟用于产生消隐区间驱动时钟信号的起始信号，在CR2为开启信号时，第一控制晶体管T11开启，通过CLKs一个高压脉冲给第一节点Q2写入高压，此时CLK1为低(参考附图6中消隐区间)，起始信号CLKs由高变低，Q2仍保持高电平，此时CR为低电平。当第一时钟信号CLK1由低变高时，第二控制晶体管To2输出控制信号CR为第一时钟信号CLK1的高电压，并导通第三输出晶体管To3、第一输出晶体管To4；第三输出晶体管To3导通输出VGH，第一输出晶体管To4导通输出CLK2，此时只需要调节CLK2的时序，即可随意输出所需的OUT2。
[0059] 图6示出了根据本申请实施例的栅极驱动输出级电路的示例性时序图；如图所示，该输出级电路的时序包括T1、T2和T3三个阶段。
[0060] 在第一阶段T1，在起始信号CLKs的作用下，将第一节点Q2拉高，而QB2点在反相器的作用下为低；
[0061] 在第二阶段，起始信号CLKs由高变低，Q2仍保持高电平，此时CR为低电平；
[0062] 在第三阶段，在第一节点Q2作用下，第一控制晶体管To2导通将第一时钟信号CLK1传递到控制节点CR，在第一时钟信号CLK1的作用下，第一节点Q2进一步拉高，同时在控制节点CR的作用下，第三输出晶体管To3导通将第一电源电压信号VGH传递到第一输出端；在控制节点CR的作用下，第一输出晶体管To4将第二时钟信号CLK2传递到第二输出端。
[0063] 本发明还提供一种栅极驱动单元。
[0064] 图7示出了根据本申请实施例的栅极驱动单元的示例性结构框图，如图所示，一种栅极驱动单元，包括：
[0065] 本发明各实施例所提供的栅极驱动输出级电路100；
[0066] 还包括结构相同的用于帧位移的移位寄存器电路200和用于行位移的移位寄存器电路300，其中移位寄存器电路200包括：
[0067] 输入模块201，被配置以接收来自上一级栅极驱动单元的级联信号Input1，并在上一级栅极驱动单元的级联信号CR2的作用下，将第三节点Q1与第一电源电压端的电位VGH拉齐；
[0068] 复位模块202，被配置以接收来自下一级栅极驱动单元的级联信号Input2，并在下一级栅极驱动单元的级联信号CR2的作用下进行复位；
[0069] 反向器模块203，第一反向器的两端分别连接第三节点和Q1第四节点QB1；
[0070] 级联输出模块204，被配置以在第三节Q1点处于有效电平时将第三时钟端的第三时钟信号CLKf传递到级联输出端；
[0071] 其中，用于帧位移的移位寄存器电路200的级联输出端连接栅极驱动输出级电路的第一控制晶体管T11的栅极，用于行位移的移位寄存器电路300的第三节点和第四节点分别连接栅极驱动输出级电路的第一节点Q2和第二节点QB2；
[0072] 用于行位移的移位寄存器电路300的第三时钟端与栅极驱动输出级电路100的第一时钟端接收相同的时钟信号CLK2。
[0073] 移位寄存器电路200的级联输出CR2的上一级输出CR2作为本级的第一输入Input1，下一级输出CR2作为本级的第二输入Input2，形成一移位寄存器，用于帧位移。
[0074] 移位寄存器电路300的级联输出CR1的上一级输出CR1作为本级的第三输入Input3，下一级输出CR1作为本级的第四输入Input4，形成一移位寄存器，用于行位移。
[0075] 将本级的级联输出CR2还用于作为第一控制模块的第一控制晶体管的信号，以在帧与帧之间的消隐区间启动电流补偿。
[0076] 图8示出了根据本申请实施例的栅极驱动单元的示例性电路示意图。如图所示，输入模块201包括：
[0077] 第一输入晶体管T1，第一输入晶体管T1的栅极与上一级栅极驱动单元的级联输出端连接，第一极与第一电源电压端连接，第二极与第三节点Q1连接。
[0078] 当上一级栅极驱动单元的级联输出端的级联信号CR2有效时，第一输入晶体管T1导通，第三节点Q1的电位与第一电源电压端的第一电源电压信号VGH拉齐。
[0079] 复位模块202包括：
[0080] 第一复位晶体管T2，第一复位晶体管T2的栅极与下一级栅极驱动单元的级联输出端连接，第一极与第三节点Q1连接，第二极与第三电源电压端连接；
[0081] 第二复位晶体管T3，第一复位晶体管T3的栅极与第四节点QB1连接，第一极与第三节点Q1连接，第二极与第三电源电压端连接。
[0082] 当下一级栅极驱动单元的级联输出端的级联信号CR2有效时，第一复位晶体管T2导通，第三节点Q1的电位与第三电源电压端的第三电源电压信号LVGL拉齐，此时T6导通将级联输出CR2与拉齐至第三电源电压LVGL的单位。实现下一级级联信号有效时的本级的复位。
[0083] 第二复位晶体管T3的栅极连接第四节点QB1，使得在第一级联晶体管T5不工作时，第三节点Q1能够保持低电位，起到抑制噪声的作用。
[0084] 级联输出模块204包括：
[0085] 第一级联晶体管T5，其栅极与第三节点Q1连接，第一极与第三时钟端连接，第二极与级联输出端连接；
[0086] 第二级联晶体T6管，其栅极与第四节点QB1连接，第一极与级联输出端连接，第二极与第三电源电压端连接；
[0087] 第一储能电容C1，其第一极与第三节点Q1连接，第二极与级联输出端连接。
[0088] 当上一级栅极驱动单元的级联输出信号CR信号有效时，将第三节点Q1与VGH电位拉齐，此时第一级联晶体管T5导通，将第三时钟信号Clkf1传递至级联输出端，使得输出有效的CR2信号，此时第一控制晶体管T11导通将起始信号Clks传递至第一节点Q2，以启动对电致发光(EL)器件的电流补偿。同时CR2信号还作为下一级栅极驱动单元的第一输入晶体管的导通信号，起到了级联的作用。
[0089] 图9示出了根据本申请实施例的栅极驱动单元的示例性时序图。
[0090] 如图所示，本申请的栅极驱动单元帧显示时的时序包括t1、t2和t3等阶段。
[0091] 在第一阶段t1，在CR2信号的作用下，第三节点Q1拉高，而第四节点QB1在反相器的作用下拉低。
[0092] 在第二阶段t2，在CR1信号的作用下，第一节点Q2拉高。
[0093] 在第三阶段t3，在CLK1_2的作用下，第一节点Q2进一步拉高，同时在CLK1_2有效的阶段输出相应的OUT1和OUT2。
[0094] 可见，上述栅极驱动电路，在帧显示阶段不影响其正常的输出。在消隐(Blank)阶段能够输出用于补偿电致发光器件发光电流的输出信号OUT1和OUT2。
[0095] 附图中的流程图和框图，图示了按照本发明各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，所述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
[0096] 以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
