半导体结构及其制造方法

摘要

本发明提出了一种半导体结构及其制造方法，其中半导体结构包括一基底、一第一阱、一第一掺杂区、一第二阱、一第二掺杂区、一场氧化层、一第一导电层、一第一绝缘层以及一第二导电层。基底具有一第一导电型。第一阱形成在基底之中，并具有一第二导电型。第一掺杂区形成在第一阱之中，并具有第二导电型。第二阱形成在基底之中，并具有第一导电型。第二掺杂区形成在第二阱之中，并具有第一导电型。场氧化层设于基底上，并位于第一与第二掺杂区之间。第一导电层重叠场氧化层。第一绝缘层重叠第一导电层。第二导电层重叠第一绝缘层。

权利要求

1.一种半导体结构，其特征在于，包括：一基底，具有一第一导电型；

一第一阱，形成在该基底之中，并具有一第二导电型；

一第一掺杂区，形成在该第一阱之中，并具有该第二导电型；

一第二阱，形成在该基底之中，并具有该第一导电型；

一第二掺杂区，形成在该第二阱之中，并具有该第一导电型；

一场氧化层，设于该基底上，并位于该第一与第二掺杂区之间；

一第一导电层，重叠并直接接触该场氧化层；

一第一绝缘层，重叠该第一导电层；以及一第二导电层，重叠该第一绝缘层，

其中该场氧化层于该基底的一投射区域完全地位于该第一阱于该基底的一投射区域中。

2.如权利要求1所述的半导体结构，其特征在于，该第一阱接触该第二阱。

3.如权利要求1所述的半导体结构，其特征在于，该第一导电层的形状相同或不同于该第二导电层。

4.如权利要求1所述的半导体结构，其特征在于，该第一及第二导电层的至少一者以螺旋状延伸。

5.如权利要求1所述的半导体结构，其特征在于，该第一导电层具有一第一导电端以及一第二导电端，该第二导电层具有一第三导电端以及一第四导电端。

6.如权利要求5所述的半导体结构，其特征在于，更包括：一第一走线，用以传送一接地位准予该第一导电端、该第三导电端以及该第二掺杂区；

以及

一第二走线，耦接该第二及第四导电端以及该第一掺杂区。

7.如权利要求6所述的半导体结构，其特征在于，更包括：一第二绝缘层，重叠该第二导电层；以及一第三导电层，重叠该第二绝缘层，其中该第一及第二走线位于该第三导电层之上。

8.如权利要求1所述的半导体结构，其特征在于，该第一导电型为P型，该第二导电型为N型。

9.如权利要求1所述的半导体结构，其特征在于，该第一导电型为N型，该第二导电型为P型。

10.如权利要求1所述的半导体结构，其特征在于，更包括：一外延层，设置在该基底之中，并具有该第一导电型，其中该第一及第二阱位于该外延层之中。

11.如权利要求1所述的半导体结构，其特征在于，该第一阱与该第二阱在空间上彼此分隔。

12.如权利要求11所述的半导体结构，其特征在于，更包括：一第三掺杂区，设置于该第二阱之中，并位于该场氧化层与该第二掺杂区之间，并具有该第二导电型；

一栅极，设置于该基底之上，位于该场氧化层与该第三掺杂区之间，并重叠部分该场氧化层，其中该栅极、该第一掺杂区与该第三掺杂区构成一晶体管。

13.如权利要求12所述的半导体结构，其特征在于，该栅极与该第一导电层为同一道工艺所形成，该栅极与该第一导电层在空间上彼此隔离。

14.如权利要求12所述的半导体结构，其特征在于，该第一导电层具有一第一导电端以及一第二导电端，该第二导电层具有一第三导电端以及一第四导电端。

15.如权利要求14所述的半导体结构，其特征在于，更包括：一第一走线，用以耦接该第二及第三掺杂区；

一第二走线，用以耦接该栅极以及该第一导电端；

一第三走线，用以耦接该第三导电端；以及一第四走线，用以耦接该第二导电端、该第四导电端以及该第一掺杂区。

16.如权利要求1所述的半导体结构，其特征在于，更包括：一第四掺杂区，设置于该第一阱之中，位于该场氧化层的下方，并具有该第一导电型。

17.如权利要求1所述的半导体结构，其特征在于，该第一导电层的材料为SiCr、金属或无掺杂多晶。

18.一种半导体结构的制造方法，其特征在于，包括：提供一基底，其具有一第一导电型；

形成一第一阱在该基底之中，其中该第一阱具有一第二导电型；

形成一第一掺杂区在该第一阱之中，其中该第一掺杂区具有该第二导电型；

形成一第二阱在该基底之中，其中该第二阱具有该第一导电型；

形成一第二掺杂区在该第二阱之中，其中该第二掺杂区具有该第一导电型；

形成一场氧化层在该基底上，其中该场氧化层位于该第一与第二掺杂区之间；

形成一第一导电层在该场氧化层上，其中该第一导电层重叠并直接接触该场氧化层；

形成一第一绝缘层在该第一导电层上；以及形成一第二导电层在该第一绝缘层上，其中该场氧化层于该基底的一投射区域完全地位于该第一阱于该基底的一投射区域中。

19.一种半导体结构的制造方法，其特征在于，包括：提供一基底，其具有一第一导电型；

形成一第一阱在该基底之中，其中该第一阱具有一第二导电型；

形成一第一掺杂区在该第一阱之中，其中该第一掺杂区具有该第二导电型；

形成一第二阱在该基底之中，其中该第二阱具有该第一导电型；

形成一第二掺杂区在该第二阱之中，其中该第二掺杂区具有该第一导电型；

形成一第三掺杂区在该第二阱之中，其中该第三掺杂区具有该第二导电型；

形成一场氧化层在该基底上，其中该场氧化层位于该第一与第三掺杂区之间；

形成一栅极于该基底上，其中该栅极重叠部分该场氧化层及该第二阱，并且与该第一、第二及第三掺杂区构成一晶体管，该第一掺杂区作为该晶体管的漏极，该第二掺杂区作为该晶体管的基极，该第三掺杂区作为该晶体管的源极；

形成一第一导电层在该场氧化层上，其中该第一导电层与该栅极在空间上彼此分隔，该第一导电层重叠并直接接触该场氧化层；

形成一第一绝缘层在该第一导电层上；以及形成一第二导电层在该第一绝缘层上，其中该场氧化层于该基底的一投射区域完全地位于该第一阱于该基底的一投射区域中。

20.如权利要求19所述的半导体结构的制造方法，其特征在于，该第一及第二导电层以螺旋状延伸。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明有关于一种半导体结构，特别是有关于一种具有堆叠结构的半导体结构。

背景技术

[0002] 一般而言，集成电路通常包括许多电子元件。电子元件包括主动元件及被动元件。主动元件包括晶体管。另外，被动元件包括电阻、电容及电感。在已知的集成电路中，利用金属线连接多个独立的电子元件，但却造成电路所需的面积增加。另外，在封装时，需要一条导线连接两元件，因而造成成本增加。

发明内容

[0003] 本发明提供一种半导体结构，包括一基底、一第一阱、一第一掺杂区、一第二阱、一第二掺杂区、一场氧化层、一第一导电层、一第一绝缘层以及一第二导电层。基底具有一第一导电型。第一阱形成在基底之中，并具有一第二导电型。第一掺杂区形成在第一阱之中，并具有第二导电型。第二阱形成在基底之中，并具有第一导电型。第二掺杂区形成在第二阱之中，并具有第一导电型。场氧化层设于基底上，并位于第一与第二掺杂区之间。第一导电层重叠场氧化层。第一绝缘层重叠第一导电层。第二导电层重叠第一绝缘层。

[0004] 本发明另提供一种半导体结构的制造方法，包括提供一基底，其具有一第一导电型；形成一第一阱在基底之中，其中第一阱具有一第二导电型；形成一第一掺杂区在第一阱之中，其中第一掺杂区具有第二导电型；形成一第二阱在基底之中，其中第二阱具有第一导电型；形成一第二掺杂区在第二阱之中，其中第二掺杂区具有第一导电型；形成一场氧化层在基底上，其中场氧化层位于第一与第二掺杂区之间；形成一第一导电层在场氧化层上；形成一第一绝缘层在第一导电层上；以及形成一第二导电层在第一绝缘层上。

[0005] 本发明另提供一种半导体结构的制造方法，包括：提供一基底，其具有一第一导电型；形成一第一阱在基底之中，其中第一阱具有一第二导电型；形成一第一掺杂区在第一阱之中，其中第一掺杂区具有第二导电型；形成一第二阱在基底之中，其中第二阱具有第一导电型；形成一第二掺杂区在第二阱之中，其中第二掺杂区具有第一导电型；形成一第三掺杂区在第二阱之中，其中第三掺杂区具有第二导电型；形成一场氧化层在基底上，其中场氧化层位于第一与第三掺杂区之间；形成一栅极于基底上，其中栅极重叠部分场氧化层及第二阱，并且与第一、第二及第三掺杂区构成一晶体管，第一掺杂区作为晶体管的漏极，第二掺杂区作为晶体管的基极，第三掺杂区作为晶体管的源极；形成一第一导电层在场氧化层上，其中第一导电层与栅极在空间上彼此分隔；形成一第一绝缘层在第一导电层上；以及形成一第二导电层在第一绝缘层上。

[0006] 本发明的有益效果在于，通过多个导电层形成于场氧化层之上，可将多个电阻与至少一二极管或至少一晶体管整合在同一半导体基底中。并且，通过控制导电层的数量，便可提供电阻的数量及阻值。另外，通过控制导电层的掺杂浓度以及延伸形状，便可控制电阻的等效阻抗。此外，适当地控制导电层的电位，便可令导电层之间的等效电容的容值约略等于零。

附图说明

[0007] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

[0008] 图1A为本发明的半导体结构的剖面示意图。

[0009] 图1B及图1C为本发明的导电层的可能俯视图。

[0010] 图1D为本发明的半导体结构100的等效电路示意图。

[0011] 图2A为本发明的半导体结构的另一可能剖面示意图。

[0012] 图2B为图2A场氧化层的俯视图。

[0013] 图3A为本发明的半导体结构的另一可能剖面示意图。

[0014] 图3B为本发明的半导体结构的等效电路示意图。

[0015] 图4A为本发明的半导体结构的另一剖面示意图。

[0016] 图4B为本发明的半导体结构的一可能俯视图。

[0017] 图5A～图5C为本发明的半导体结构的制造方法。

[0018] 图6A～图6C为本发明的半导体结构的制造方法。

[0019] 附图标号：

[0020] 100、200、300、400：半导体结构；

[0021] 110、210、311、411：基底；

[0022] 121、122、221、222、321～323、421～423：阱；

[0023] 131、132、231、232、331～333、431～434：掺杂区；

[0024] 140、240、340、441、442：场氧化层；

[0025] 150、350：堆叠结构；

[0026] 151、152、251、252、351、352、451、452：导电层；

[0027] 161～163、261、262、361、362、461、462：绝缘层；

[0028] E1～E4：导电端；

[0029] 171、172、371～374：走线；

[0030] 312、412：外延层；

[0031] 353、453：栅极；

[0032] V11～V16、V31～V38：导孔；

[0033] X：方向；

[0034] W1、W2：宽度；

[0035] D1、D2：二极管；

[0036] R1～R4：电阻；

[0037] GND：接地位准；

[0038] HV：高压信号；

[0039] Q：晶体管。

具体实施方式

[0040] 为以下针对本发明一些实施例的半导体结构及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/ 或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其他材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

[0041] 图1A为本发明的半导体结构的剖面示意图。如图所示，半导体结构100包括一基底110、阱121、122、掺杂区131、132、一场氧化层140以及一堆叠结构150。基底110具有一第一导电型。在一可能实施例中，基底110为一硅基底或绝缘层上覆硅  (silicon on insulator；SOI)基底或其它适当的半导体基底。

[0042] 阱121形成在基底110之中，并具有一第二导电型。在本实施例中，第二导电型与第一导电型相异。举例而言，第一导电型为P型，第二导电型为N型。在其它实施例中，第一导电型为N型，第二导电型为P型。在一些实施例中，阱121为一高压阱。阱121可通过离子注入步骤形成。例如，当第二导电型为N型时，可于预定形成阱121的区域注入磷离子或砷离子以形成阱121。然而，当第二导电型为P型时，可于预定形成阱121的区域注入硼离子或铟离子以形成阱121。

[0043] 阱122形成在基底110之中，并具有第一导电型。在一可能实施例中，阱122的掺杂浓度高于基底110的掺杂浓度。在本实施例中，阱122接触阱121，但并非用以限制本发明。在其它实施例中，阱121与122在空间上彼此分隔(spaced apart)。阱122 亦可通过离子注入步骤形成。例如，当第一导电型为P型时，可于预定形成阱122 的区域注入硼离子或铟离子以形成阱122。然而，当第一导电型为N型时，可于预定形成阱122的区域注入磷离子或砷离子以形成阱122。

[0044] 掺杂区131形成在阱121之中，并具有第二导电型。在一可能实施例中，掺杂区 131可通过离子注入步骤形成。在本实施例中，掺杂区131的掺杂浓度高于阱121的掺杂浓度。在另一可能实施例中，掺杂区131可作为一二极管的阴极。

[0045] 掺杂区132形成在阱122之中，并具有第一导电型。在一可能实施例中，掺杂区 132可通过离子注入步骤形成。在本实施例中，掺杂区132的掺杂浓度高于阱122的掺杂浓度。在另一可能实施例中，且掺杂区132可作为一二极管的阳极。

[0046] 场氧化层140设于基底110上，并位于掺杂区131与132之间。在本实施例中，场氧化层140延伸进入阱121。如图所示，场氧化层140与掺杂区131在空间上彼此分隔，但并非用以限制本发明。在其它实施例中，场氧化层140可能直接接触掺杂区 131。

[0047] 堆叠结构150形成于场氧化层140之上，并接触场氧化层140。在本实施例中，堆叠结构150至少包括两导电层151、152以及一绝缘层161。如图所示，导电层151 形成于场氧化层140之上，并直接接触场氧化层140。导电层151重叠并直接接触场氧化层140。导电层151材料可为金属、金属氧化物、金属氮化物、金属合金、金属硅化物、其它任何适合的导电材料、或上述的组合。举例而言，导电层151的材料为 SiCr、金属或Poly。在其它实施例中，导电层151使用无掺杂多晶(non-doped poly)。本发明并不限定导电层151的延伸形状。导电层151延伸的方向可能保持不变或改变多次。举例而言，导电层151以长条状(strip)、弯曲状或是螺旋状延伸。在本实施例中，导电层151可等效成一第一电阻。通过控制导电层151的植入浓度及延伸形状，便可控制导电层151的等效阻抗。

[0048] 绝缘层161形成于阱121、122、掺杂区131、132、场氧化层140以及导电层151 之上，并电性隔离导电层151及152。绝缘层161的材料包括氧化物、氮化物、氮氧化物、低介电常数材料、其它任何适合的绝缘材料、或上述的组合，且可通过化学气相沉积步骤形成。

[0049] 导电层152形成于绝缘层161之上，并重叠导电层151。导电层152材料可为金属、金属氧化物、金属氮化物、金属合金、金属硅化物、其它任何适合的导电材料、或上述的组合。举例而言，导电层152的材料为SiCr、金属或Poly。在其它实施例中，导电层152也是使用无掺杂多晶。本发明并不限定导电层152的延伸形状。在一可能实施例中，导电层152以直线、弯曲状或是螺旋状延伸。在另一可能实施例中，导电层152的延伸形状相同或不同于导电层
151的延伸形状。在本实施例中，导电层 152可等效成一第二电阻。通过控制导电层152的植入浓度及延伸形状，便可控制导电层152的等效阻抗。在一可能实施例中，导电层152的等效阻抗不同或相同于导电层151的等效阻抗。

[0050] 另外，在其它实施例中，当导电层151、152的电位相同时，则导电层151、绝缘层161与导电层152所形成的等效电容的容值几乎为零。在其它实施例中，堆叠结构150由更多的导电层以及绝缘层所构成。举例而言，假设堆叠结构150具有第一至第三导电层。在此例中，第一导电层直接接触场氧化层140。一第一绝缘层形成于第一导电层之上。接着，第二导电层形成于第一绝缘层之上，并重叠第一导电层。之后，一第二绝缘层形成于第二导电层之上。接着，第三导电层形成于第二绝缘层之上，并重叠第二导电层。为方便说明，以下仅以两导电层为例。

[0051] 图1B及图1C为本发明的导电层151与152的可能俯视图。在图1B中，导电层 151与152均以螺旋状延伸。如图所示，导电层151具有导电端E1与E2，并且导电层152具有导电端E3与E4。在一可能实施例中，导电层151的宽度W1约略等于导电层152的宽度W2，但并非用以限制本发明。在其它实施例中，导电层151的宽度 W1可能大于或小于导电层152的宽度W2。

[0052] 在一可能实施例中，导电层151完全重叠导电层152，故导电层151的导电端E1 重叠导电层152的导电端E3，并且导电层151的导电端E2重叠导电层152的导电端 E4。在另一可能实施例中，导电层151并未完全地重叠导电层152。举例而言，导电层151重叠部分的导电层152。

[0053] 在其它实施例中，导电层151的导电端E1不完全或完全重叠导电层152的导电端E3。另外，导电层151的导电端E2可能不完全或完全重叠导电层152的导电端 E4。在图1B中，导电层151的导电端E1完全重叠导电层152的导电端E3，并且导电层151的导电端E2完全重叠导电层152的导电端E4。

[0054] 在图1C中，导电层151的形状不同于导电层152的形状。在本实施例中，导电层151为长条型，往方向X延伸。然而，导电层152为螺旋状，其延伸的方向并不固定。

[0055] 请回到图1A，在一可能实施例中，半导体结构100更包括绝缘层162、163以及走线171、172。绝缘层162形成于绝缘层161之上。走线171与172形成于绝缘层 162之上。绝缘层
163形成于走线171与172之上。

[0056] 在本实施例中，走线171通过导孔V11～V13电连接掺杂区132、导电层152的导电端E3与导电层151的导电端E1。走线172通过导孔V14～V16电连接导电层152 的导电端E4、导电层151的导电端E2与掺杂区131。在一可能实施例中，走线172 用以传送一接地位准。

[0057] 图1D为本发明的半导体结构100的等效电路示意图。如图所示，半导体结构100 包括一二极管D1以及电阻R1、R2。由于走线171电连接掺杂区132、导电层152 的导电端E3与导电层151的导电端E1，并且走线172电连接导电层152的导电端 E4、导电层151的导电端E2与掺杂区131，因此，在图1D中，二极管D1以及电阻 R1、R2彼此并联，但并非用以限制本发明。本发明并不限定二极管D1以及电阻R1、R2之间的连接关系。在其它实施例中，二极管D1以及电阻R1、R2的一者可能串联二极管D1以及电阻R1、R2的另一者。

[0058] 在本实施例中，图1A的掺杂区131作为二极管D1的阴极，并且掺杂区132作为二极管D1的阳极。另外，图1D中的电阻R1代表图1A的导电层151的等效阻抗。电阻R2代表导电层152的等效阻抗。

[0059] 图2A为本发明的半导体结构的另一可能剖面示意图。如图所示，半导体结构200 包括一基底210、阱221、222、掺杂区231、232、场氧化层240、导电层251、252 以及绝缘层261、262。在本实施例中，场氧层化240为一环形结构，围绕掺杂区231。另外，导电层251的形状不同于导电层252的形状。在本实施例中，导电层251为一环形结构，并且导电层252为一螺旋结构。由于图2A的基底210、阱221、222、掺杂区231、232、场氧化层240、导电层251、252以及绝缘层261、262的特性与半导体结构100的基底110、阱121、122与掺杂区131、132、场氧化层140、导电层151、 152以及绝缘层161、162的特性相似，故不再赘述。

[0060] 图2B为图2A场氧化层240的俯视图。如图所示，场氧化240为一环形结构，围绕掺杂区231。在本实施例，掺杂区231为圆形。另外，导电层251也是环形结构，重叠场氧化层240。在此例中，导电层252为螺旋结构，重叠导电层251。在其它实施例中，导电层251为螺旋结构，而导电层252为环形结构。在一些实施例中，导电层251与252均为螺旋结构，如图1B所示，或是导电层251与252均为环形结构。

[0061] 本发明并不限定导电层251与252的形状。导电层251的形状可能相同或不同于导电层252的形状。另外，当导电层251及252的形状相同时，导电层251及252 的面积可能相同或不同。再者，当导电层251及252的形状相同时，导电层251可能完全重叠或部分重叠导电层252。

[0062] 图3A为本发明的半导体结构的另一可能剖面示意图。如图所示，半导体结构300 包括一基底311、一外延层312、阱321～323、掺杂区331～333、一场氧化层340、一堆叠结构350以及一栅极353。基底311具有一第一导电型。由于基底311的特性与图1A的基底110相似，故不再赘述。外延层312设置在基底311之中，并具有第一导电型。在其它实施例中，外延层312可省略。

[0063] 阱321～323形成于外延层312中。在本实施例中，阱321与322在空间上彼此分隔，并且阱321位于阱323之中。在一可能实施例中，通过外延成长形成外延层312 之后，可在外延层312内依序进行掺杂工艺(例如，离子注入)及热扩散等工艺，使阱 321～323延伸于外延层312内。在其它实施例中，阱323为一深高压阱(deep high voltage well)。

[0064] 在本实施例中，阱321与323具有第二导电型，而阱322具有第一导电型。在一些实施例中，阱321～323可通过离子注入步骤形成。以阱321为例，当第二导电型为 N型时，可于预定形成阱321的区域注入磷离子或砷离子以形成阱321。然而，当第二导电型为P型时，可于预定形成阱321的区域注入硼离子或铟离子以形成阱321。

[0065] 掺杂区331形成在阱321之中，并具有第二导电型。掺杂区332与333形成在阱 322之中。掺杂区333位于掺杂区331与332之间。在本实施例中，掺杂区332具有第一导电型，而掺杂区333具有第二导电型。在一可能实施例中，掺杂区331～333 可通过离子注入步骤形成。以掺杂区331为例，当第二导电型为N型时，可于预定形成掺杂区331的区域注入磷离子或砷离子以形成掺杂区331。然而，当第二导电型为P型时，可于预定形成掺杂区331的区域注入硼离子或铟离子以形成掺杂区331。在本实施例中，掺杂区331与333的掺杂浓度高于阱321的掺杂浓度，并且掺杂区 332的掺杂浓度高于阱322的掺杂浓度。

[0066] 场氧化层340设于基底311上，并位于掺杂区331与333之间。在本实施例中，场氧化层340延伸进入阱321。场氧化层340直接接触掺杂区331，但并非用以限制本发明。在其它实施例中，场氧化层340可能与掺杂区331可在空间上彼此分隔。

[0067] 堆叠结构350形成于场氧化层340之上，并接触场氧化层340。在本实施例中，堆叠结构350包括导电层351、352以及一绝缘层361，但并非用以限制本发明。在其它实施例中，堆叠结构350具有其它数量的导电层以及绝缘层。由于堆叠结构350 的特性与图1A的堆叠结构150相似，故不再赘述。在一可能实施例中，导电层351、 352的电位相同，故导电层351、绝缘层361与导电层352所形成的等效电容的容值几乎为零。

[0068] 栅极353设置在基底311之上，位于掺杂区331与333之间，并重叠部分场氧化层340与部分阱322。在本实施例中，栅极353与导电层351为同一道工艺所形成，并且栅极353与导电层351在空间上彼此分隔。在一可能实施例中，栅极353与导电层351的材料相同。在本实施例中，栅极353与掺杂区331～333构成一晶体管，其中掺杂区331作为该晶体管的漏极(drain)，掺杂区332作为该晶体管的基极(bulk)，掺杂区333作为该晶体管的源极(source)。

[0069] 在本实施例中，半导体结构300更包括一绝缘层362。绝缘层362形成于绝缘层 361与导电层352之上。由于绝缘层361与362的特性与图1A的绝缘层161与162 相似，故不再赘述。

[0070] 半导体结构300更包括走线371～374。走线371～374形成在绝缘层362之上。走线371通过导孔V31与V32电连接掺杂区332与333。在一可能实施例中，走线371 用以传送接地位准GND予掺杂区332与333。

[0071] 走线372通过导孔V33与V34电连接栅极353及导电层351的一导电端E1。在本实施例中，为方便走线372电连接导电端E1，导电端E1并未重叠导电层352的导电端E3，但并非用以限制本发明。在其它实施例中，导电端E1可能重叠部分导电端 E3。在一可能实施例中，走线372更耦接一外接的二极管D2的阴极。在此例中，二极管D2的阳极可能耦接走线371。

[0072] 走线373通过导孔V35电连接导电层352的导电端E3。在一可能实施例中，走线373传送接地位准GND予导电端E3。走线374通过导孔V36与V37电连接导电层352的导电端E4以及导电层351的导电端E2。另外，走线374通过导孔V38电连接掺杂区331。在一可能实施例中，走线374用以接收一高压信号HV。

[0073] 图3B为本发明的半导体结构300的等效电路示意图。如图所示，半导体结构300 包括一晶体管Q、电阻R3及R4。在本实施例中，晶体管Q由栅极353、掺杂区331～333 所构成，其中掺杂区331作为晶体管Q的漏极，掺杂区332作为晶体管Q的基极，掺杂区333作为晶体管Q的源极。另外，电阻R3代表导电层351的等效阻抗。电阻 R4代表导电层352的等效阻抗。在本实施例中，通过走线371～374，晶体管Q的漏极接收高压信号HV，并耦接电阻R3与R4。另外，晶体管Q的栅极电连接电阻R3 以及二极管D2的阴极。晶体管Q的源极与基极接收接地位准GND。

[0074] 在一可能实施例中，二极管D2独立在半导体结构300之外。如图所示，二极管 D2的阴极耦接晶体管Q的栅极，并且二极管D2的阳极接收接地位准GND。在一可能实施例中，二极管D2为一高压元件。另外，由于电阻R3串联二极管D2，故可快速地导通晶体管Q。再者，由于电阻R4并联晶体管Q，故可降低晶体管Q的漏电流。在本实施例中，电阻R3、R4与晶体管Q整合在同一半导体结构中。

[0075] 图4A为本发明的半导体结构的另一剖面示意图。图4A相似图3A，不同之处在于，半导体结构400的场氧化层441为环形结构，其包围场氧化层442与掺杂区431。另外，掺杂区431亦为环形结构，围绕场氧化层442。在本实施例中，导电层451与 452以螺旋状在场氧化层441上延伸，但并非用限制本发明。只要导电层451与452 重叠场氧化层441，导电层451与
452的形状可能相同或不同。由于导电层451与452 的特性与图3A的导电层351与352相似，故不再赘述。另外，由于图4A的基底411、外延层412、阱421～423、掺杂区431～433、场氧化层441以及栅极453的特性与图 3A的基底311、外延层312、阱321～323、掺杂区331～333、场氧化层340以及栅极 353的特性相似，故不再赘述。

[0076] 图4B为本发明的半导体结构400的一可能俯视图。如图所示，场氧化层442为圆形。在此例中，掺杂区431为一环形结构，其围绕场氧化层442。场氧化层441为一环形结构，围绕掺杂区431。在本实施例中，导电层451与452均为螺旋状，重叠场氧化层441。栅极453为一环形结构，围绕场氧化层441，并重叠部分场氧化层441。阱422为一环形结构，围绕栅极453。如图所示，阱422里的掺杂区433围绕栅极453。阱422里的掺杂区432围绕掺杂区433。

[0077] 图5A～图5C为本发明的半导体结构100的制造方法。请参照图5A，提供一基底110，例如硅基底或绝缘层上覆硅(SOI)基底或其它适当的半导体基底，其具有一第一导电型。接着，可依序通过掺杂工艺(例如，离子注入)及热扩散等工艺，在基底110 内形成阱121与122，其中阱121的导电型不同于基底110，而阱122的导电型相同于基底110。

[0078] 请参照图5B，通过掺杂工艺(如离子注入)在阱121内形成一掺杂区131，以及在阱122内形成一掺杂区132。在本实施例中，掺杂区131的导电型相同于阱121的导电型，而掺杂区132的导电型相同于阱122的导电型。在一可能实施例中，掺杂区 131的掺杂浓度高于阱
121的掺杂浓度，而掺杂区132的掺杂浓度高于阱122的掺杂浓度。另外，在基底110上形成隔离结构(如场氧化层140)。在本实施例中，场氧化层140延伸进入阱121，并位于掺杂区131与
132之间。

[0079] 请参照图5C，在场氧化层140上形成导电层151，之后形成绝缘层161在导电层151之上。接着，形成导电层152在绝缘层161之上，再形成绝缘层162在导电层 152之上。在本实施例中，导电层152重叠导电层151。在其它实施例中，可形成多条走线与内连线于半导体结构100中。由于本发明并不限定半导体结构100的内连线架构，故图5C并未显示半导体结构100的内连线架构(如图1A的走线171、172及导孔V11～V16)。

[0080] 图6A～图6C为本发明的半导体结构300的制造方法。请参照图6A，提供一基底311，例如硅基底或绝缘层上覆硅(SOI)基底或其它适当的半导体基底，其具有一第一导电型。在基底311上形成一外延层312，其同样具有第一导电型。通过外延成长形成外延层312后，依序通过掺杂工艺(例如，离子注入)及热扩散等工艺，在外延层 312内形成阱323与322。在本实施例中，阱323为一深阱，其具有第二导电型。第二导电型相异于第一导电型。阱322具有第一导电型。另外，在阱323内形成阱321。在本实施例中，阱321具有第二导电型。

[0081] 请参照图6B，通过掺杂工艺(如离子注入)在阱321内形成一掺杂区331，以及在阱322内形成掺杂区332与333。在本实施例中，掺杂区331与333的导电型相同于阱321的导电型，而掺杂区332的导电型相同于阱322的导电型。在一可能实施例中，掺杂区331与333的掺杂浓度高于阱321的掺杂浓度，而掺杂区332的掺杂浓度高于阱322的掺杂浓度。另外，在基底311上形成一隔离结构(如场氧化层340)。在本实施例中，场氧化层340延伸进入阱321，并位于掺杂区331与333之间。

[0082] 请参照图6C，在场氧化层340上形成导电层351。另外，形成栅极353在基底 311之上。在本实施例中，栅极353重叠部分阱322与部分场氧化层340。在一可能实施例中，栅极353与导电层351由同一工艺所形成，只不过栅极353与导电层351 彼此绝缘。接着，形成绝缘层361在导电层351与栅极353之上，再形成导电层352 在绝缘层361之上。在本实施例中，导电层352重叠导电层351，但并非用以限制本发明。在其它实施例中，导电层352可能重叠部分的导电层351。之后，形成绝缘层 362在导电层352之上。由于本发明并不限定导电层
351、352与其它结构(如掺杂区 331～332或是栅极353)之间的连接关系，故图6C并未显示内连线架构(如图3A的导孔V31～V38以及走线371～374)。

[0083] 根据上述实施例，由于多个导电层形成于场氧化层之上，故可将多个电阻与至少一二极管或至少一晶体管整合在同一半导体基底中。再者，通过控制导电层的数量，便可提供电阻的数量及阻值。另外，通过控制导电层的掺杂浓度以及延伸形状，便可控制电阻的等效阻抗。此外，适当地控制导电层的电位，便可令导电层之间的等效电容的容值约略等于零。

[0084] 除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

[0085] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定者为准。