一种发光二极管外延片及其制备方法

摘要

本发明公开了一种发光二极管外延片及其制备方法，属于发光二极管制造领域。通过将有源层中的垒层设置为包括依次层叠的InxGa1‑xN子垒层、AlaInyN子垒层、AlbGa1‑b‑zInzN子垒层、AlcGa1‑cN子垒层、AlbGa1‑b‑zInzN子垒层、AlaInyN子垒层、InxGa1‑xN子垒层，这种对称生长的垒层结构，在与阱层交替生长时，可减小外延层中整体积累的应力，同时也能够减小其在自身生长过程中引入的应力，进而减小外延层中由应力引起的压电极化现象，同时，垒层中分别设置在AlcGa1‑cN子垒层两侧的InxGa1‑xN子垒层可减小垒层整体与InGaN阱层之间的晶格失配，进一步减小有源层中的压电极化现象，进而减少有源层中的能带弯曲情况，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，提高发光二极管的发光效率。

权利要求

1.一种发光二极管外延片，所述外延片包括衬底及依次层叠设置在所述衬底上的AlN缓冲层、低温GaN缓冲层、未掺杂GaN层、N型GaN层、有源层及P型GaN层，其特征在于，所述有源层包括交替层叠的垒层与阱层，所述阱层包括InGaN阱层，所述垒层包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y=1。

2.根据权利要求1所述的外延片，其特征在于，0＜x＜1，0＜y＜0.3，0＜z＜0.3，0.7＜a＜1，0.7＜b＜1，0＜c＜1。

3.根据权利要求1或2所述的外延片，其特征在于，x＞y＞z，a＜b＜c。

4.根据权利要求3所述的外延片，其特征在于，a、b、c之间的关系满足公式：b-a=c-b。

5.根据权利要求3所述的外延片，其特征在于，x、y、z之间的关系满足公式：x-y=y-z。

6.一种发光二极管外延片的制备方法，其特征在于，所述制备方法包括：

提供一衬底；

在所述衬底上生长AlN缓冲层；

在AlN缓冲层上生长低温GaN缓冲层；

在所述低温GaN缓冲层上生长未掺杂GaN层；

在所述未掺杂GaN层上生长N型GaN层；

在所述N型GaN层上生长有源层；

在所述有源层上生长P型GaN层，

其中，有源层包括交替层叠的垒层与阱层，所述阱层包括InGaN阱层，所述垒层包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y=1。

7.根据权利要求6所述的制备方法，其特征在于，所述垒层中的两个InxGa1-xN子垒层的生长温度相同，所述垒层中的两个AlaInyN子垒层的生长温度相同，所述垒层中的两个AlbGa1-b-zInzN子垒层的生长温度相同，所述垒层中的两个AlaInyN子垒层的生长温度、所述垒层中的两个AlbGa1-b-zInzN子垒层的生长温度及所述AlcGa1-cN子垒层的生长温度相同。

8.根据权利要求7所述的制备方法，其特征在于，所述InxGa1-xN子垒层的生长温度为680~880℃，所述AlaInyN子垒层的生长温度为700~1000℃。

说明书

一种发光二极管外延片及其制备方法

技术领域

[0001] 本发明涉及发光二极管制造领域，特别涉及一种发光二极管外延片及其制备方法。

背景技术

[0002] 发光二极管是一种可以把电能转化成光能的半导体二极管，具有体积小、寿命长、功耗低等优点，目前被广泛应用于汽车信号灯、交通信号灯、显示屏以及照明设备。外延片是制作发光二极管的基础结构，外延片的结构包括衬底及在衬底上生长出的外延层。其中，外延层的结构主要包括：依次生长在衬底上的AlN缓冲层、低温GaN缓冲层、未掺杂的GaN层、N型GaN层、有源层、电子阻挡层及P型GaN层。

[0003] 但在一般结构中，由于外延层在生长过程中会积累较多的应力，应力的积累在外延层中造成压电极化，由应力积累带来的压电极化与外延层内部原本存在的自发极化现象会导致有源层中出现能带弯曲的现象，电子和空穴波函数空间分离，进而大幅降低电子与空穴的有效辐射复合率，使得发光二极管的发光效率较低。

发明内容

[0004] 本发明实施例提供了一种发光二极管外延片及其制备方法，能够提高发光二极管的发光效率。所述技术方案如下：

[0005] 本发明实施例提供了一种发光二极管外延片，所述外延片包括衬底及依次层叠设置在所述衬底上的AlN缓冲层、低温GaN缓冲层、未掺杂GaN层、N型GaN层、有源层及P型GaN层，

[0006] 所述有源层包括交替层叠的垒层与阱层，所述阱层包括InGaN阱层，所述垒层包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y＝1。

[0007] 可选地，0＜x＜1，0＜y＜0.3，0＜z＜0.3，0.7＜a＜1，0.7＜b＜1，0＜c＜1。

[0008] 可选地，x＞y＞z，a＜b＜c。

[0009] 可选地，a、b、c之间的关系满足公式：b-a＝c-b。

[0010] 可选地，(b-a)/a＝d，其中，1.2≤d≤1.5。

[0011] 可选地，x、y、z之间的关系满足公式：x-y＝y-z。

[0012] 可选地，(x-y)/x＝k，其中，0.7≤k≤0.8。

[0013] 本发明实施例提供了一种发光二极管外延片的制备方法，其特征在于，所述制备方法包括：

[0014] 提供一衬底；

[0015] 在所述衬底上生长AlN缓冲层；

[0016] 在AlN缓冲层上生长低温GaN缓冲层；

[0017] 在所述低温GaN缓冲层上生长未掺杂GaN层；

[0018] 在所述未掺杂GaN层上生长N型GaN层；

[0019] 在所述N型GaN层上生长有源层；

[0020] 在所述有源层上生长P型GaN层，

[0021] 其中，有源层包括交替层叠的垒层与阱层，所述阱层包括InGaN阱层，所述垒层包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y＝1。

[0022] 可选地，所述垒层中的两个InxGa1-xN子垒层的生长温度相同，所述垒层中的两个AlaInyN子垒层的生长温度相同，所述垒层中的两个AlbGa1-b-zInzN子垒层的生长温度相同，所述垒层中的两个AlaInyN子垒层的生长温度、所述垒层中的两个AlbGa1-b-zInzN子垒层的生长温度及所述AlcGa1-cN子垒层的生长温度相同。

[0023] 可选地，所述InxGa1-xN子垒层的生长温度为680～880℃，所述AlaInyN子垒层的生长温度为700～1000℃。

[0024] 本发明实施例提供的技术方案带来的有益效果是：通过将有源层中的垒层设置为包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，这种对称生长的垒层结构，在与阱层交替生长时，可减小外延层中整体积累的应力，同时也能够减小其在自身生长过程中引入的应力，进而减小外延层中由应力引起的压电极化现象，同时，垒层中分别设置在AlcGa1-cN子垒层两侧的InxGa1-xN子垒层可减小垒层整体与InGaN阱层之间的晶格失配，进一步减小有源层中的压电极化现象，进而减少有源层中的能带弯曲情况，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，提高发光二极管的发光效率。

附图说明

[0025] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0026] 图1是本发明实施例提供的一种发光二极管外延片的结构图；

[0027] 图2是本发明实施例提供的另一种外延片的结构示意图；

[0028] 图3是本发明实施例提供的一种发光二极管外延片的制备方法流程图；

[0029] 图4～图5为本发明实施例提供的一种实施例的外延片结构流程图；

[0030] 图6是本发明实施例提供的另一种外延片的制备方法流程图。

具体实施方式

[0031] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

[0032] 图1是本发明实施例提供的一种发光二极管外延片的结构图。如图1所示，该外延片包括衬底1及依次层叠设置在衬底1上的AlN缓冲层2、低温GaN缓冲层3、未掺杂GaN层4、N型GaN层5、有源层6及P型GaN层7。

[0033] 有源层6包括交替层叠的垒层61与阱层62，阱层62包括InGaN阱层621，垒层61包括依次层叠的InxGa1-xN子垒层611、AlaInyN子垒层612、AlbGa1-b-zInzN子垒层613、AlcGa1-cN子垒层614、AlbGa1-b-zInzN子垒层615、AlaInyN子垒层616、InxGa1-xN子垒层617，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y＝1。

[0034] 通过将有源层中的垒层设置为包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，这种对称生长的垒层结构，在与阱层交替生长时，可减小外延层中整体积累的应力，同时也能够减小其在自身生长过程中引入的应力，进而减小外延层中由应力引起的压电极化现象，同时，垒层中分别设置在AlcGa1-cN子垒层两侧的InxGa1-xN子垒层可减小垒层整体与InGaN阱层之间的晶格失配，进一步减小有源层中的压电极化现象，进而减少有源层中的能带弯曲情况，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，提高发光二极管的发光效率。

[0035] AlN缓冲层2的厚度可在15～40nm。

[0036] 可选地，低温GaN缓冲层3的厚度可为20～45nm，未掺杂GaN层4的厚度可为0.1至2.0μm。这种设置可减小衬底1与在未掺杂GaN层4上生长的外延层之间的晶格失配，保证外延层的成膜质量。

[0037] 其中，N型GaN层5中的掺杂元素为Si。N型GaN层5的厚度可为0.1～10μm。

[0038] 有源层6中，可设置：0＜x＜1，0＜y＜0.3，0＜z＜0.3，0.7＜a＜1，0.7＜b＜1，0＜c＜1。采用以上设置，在保证垒层61起到限制载流子流出量子阱的同时，也可使得有源层6中的极化现象减小，有源层的整体质量更好，有利于保证发光二极管的发光效率。

[0039] 可选地，x＞y＞z，a＜b＜c。这种设置可保证垒层61中的能带由AlaInyN子垒层612逐渐升高至AlcGa1-cN子垒层614之后，垒层61中的能带由AlcGa1-cN子垒层614逐渐降低至AlaInyN子垒层616。这种设置可使得垒层61中各子层之间的界面极化较小，可保证有源层的整体质量。

[0040] 其中，a、b、c之间的关系可满足公式：b-a＝c-b。这种设置可保证垒层61中的Al组分含量由AlaInyN子垒层612逐渐递增至AlcGa1-cN子垒层614之后，垒层61中的Al组分含量由AlcGa1-cN子垒层614逐渐递减至AlaInyN子垒层616，垒层61中Al组分含量的逐渐递增与逐渐递减，可使得垒层61中含Al组分的各子垒层之间的能带不会出现跳跃式升高或者降低，进而减小垒层61中各子垒层之间的晶格失配，减小有源层6中由晶格失配带来的应力以及由应力带来的压电极化现象。压电极化的减小使得有源层6中能带弯曲的情况减少，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，最终保证发光二极管的发光效率。

[0041] 可选地，(b-a)/a＝d，其中，1.2≤d≤1.5。同时，由于b-a＝c-b，因此(c-b)/a＝d。将垒层61中含Al组分的各子垒层之间Al组分含量之差与AlaInyN子垒层612中Al组分含量的比例设置在以上范围，可保证生长得到的有源层的整体质量，保证发光二极管的发光效率。

[0042] 进一步地，x、y、z之间的关系满足公式：x-y＝y-z。这种设置可保证垒层61中的In组分含量由InxGa1-xN子垒层611逐渐递减至AlbGa1-b-zInzN子垒层613之后，垒层61中的Al组分含量由AlcGa1-cN子垒层615逐渐递增至InxGa1-xN子垒层617，垒层61中In组分含量的逐渐递减与逐渐递增，可使得垒层61中含In组分的各子垒层之间的能带不会出现跳跃式升高或者降低，进而减小垒层61中各子垒层之间的晶格失配，进而减小有源层6中由晶格失配带来的应力以及由应力带来的压电极化现象。压电极化的减小使得有源层6中能带弯曲的情况减少，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，最终保证发光二极管的发光效率。

[0043] 其中，(x-y)/x＝k，0.7≤k≤0.8。同时，由于x-y＝y-z，因此(y-z)/x＝k。将垒层61中含In组分的各子垒层之间In组分含量之差与InxGa1-xN子垒层611中In组分含量之比设置在以上范围，可保证生长得到的有源层的整体质量，保证发光二极管的发光效率。

[0044] 示例性地，InxGa1-xN子垒层611的厚度、AlaInyN子垒层612的厚度、AlbGa1-b-zInzN子垒层613的厚度、AlcGa1-cN子垒层614的厚度、AlbGa1-b-zInzN子垒层615的厚度、AlaInyN子垒层616的厚度、InxGa1-xN子垒层617的厚度范围均在0.1～100nm。

[0045] 进一步地，InxGa1-xN子垒层611的厚度、AlaInyN子垒层612的厚度、AlbGa1-b-zInzN子垒层613的厚度、AlcGa1-cN子垒层614的厚度、AlbGa1-b-zInzN子垒层615的厚度、AlaInyN子垒层616的厚度、InxGa1-xN子垒层617的厚度范围均在0.1～50nm。将垒层61中各子垒层的厚度均设置在此范围内可保证有源层6整体生长效果较好，保证发光二极管整体的质量进而保证发光二极管的发光效率。

[0046] 其中，InxGa1-xN子垒层611的厚度、AlaInyN子垒层612的厚度、AlbGa1-b-zInzN子垒层613的厚度、AlbGa1-b-zInzN子垒层615的厚度、AlaInyN子垒层616的厚度、InxGa1-xN子垒层617均可设置为相同，AlcGa1-cN子垒层614的厚度与InxGa1-xN子垒层611的厚度之差为3～7nm，采用这种设置可提高垒层61与阱层62减小应力的效果，保证有源层6的发光效率。

[0047] 具体地，InxGa1-xN子垒层611的厚度、AlaInyN子垒层612的厚度、AlbGa1-b-zInzN子垒层613的厚度、AlbGa1-b-zInzN子垒层615的厚度、AlaInyN子垒层616的厚度、InxGa1-xN子垒层617均可为1.5nm，AlcGa1-cN子垒层614的厚度可为2nm。

[0048] 可选地，有源层6中垒层61的层数与阱层62的层数均可设置为4～80。

[0049] 示例性地，P型GaN层7的厚度可为100～200nm。

[0050] 图2是本发明实施例提供的另一种外延片的结构示意图，如图2所示，有源层与P型GaN层7之间设置有电子阻挡层8。

[0051] 其中，电子阻挡层8可为AlGaN电子阻挡层，电子阻挡层8的厚度可为5～100nm。

[0052] 如图2所示，P型GaN层7上还可设置有P型接触层9。

[0053] 其中，P型接触层9的厚度可为100～500nm。

[0054] 图3是本发明实施例提供的一种发光二极管外延片的制备方法流程图，如图3所示，该制备方法包括：

[0055] 步骤S11：提供一衬底。

[0056] 其中，衬底可使用蓝宝石衬底。

[0057] 步骤S12：在衬底上生长AlN缓冲层。

[0058] 其中，AlN缓冲层的生长温度可为500～650℃，生长压力可为300～600torr，在此条件下生长得到的AlN缓冲层的质量较好。

[0059] AlN缓冲层的厚度可设置为15～40nm。

[0060] 步骤S13：在AlN缓冲层上生长低温GaN缓冲层。

[0061] 其中，低温GaN缓冲层的生长压力可控制在300～500torr，低温GaN缓冲层的生长温度可为400～600℃。

[0062] 可选地，低温GaN缓冲层的生长厚度可为20～45nm。

[0063] 步骤S14：在低温GaN缓冲层上生长未掺杂GaN层。

[0064] 步骤S14中，未掺杂GaN层的生长温度可为1000～1100℃，生长压力可为100～500Torr。在此条件下生长得到的未掺杂GaN层的质量较好。

[0065] 未掺杂GaN层的生长时间可为10～80min。

[0066] 示例性地，未掺杂GaN层的厚度可为0.5～10μm。

[0067] 步骤S15：在未掺杂GaN层上生长N型GaN层。

[0068] 其中，N型GaN层的生长温度可为1000～1200℃，生长压力可为100～500Torr。

[0069] N型GaN层的厚度可为0.5～10μm。

[0070] 可选地，N型GaN层的掺杂元素为Si元素，Si元素的掺杂浓度为2x1017cm-3。

[0071] 执行完步骤S15之后的外延层的结构示意图如图4所示，衬底1上依次层叠有AlN和缓冲层2、低温GaN缓冲层3、未掺杂GaN层4、N型GaN层5。

[0072] 步骤S16：在N型GaN层上生长有源层。

[0073] 其中，有源层包括交替层叠的垒层与阱层，阱层包括InGaN阱层，垒层包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y＝1。

[0074] 其中，垒层中的两个InxGa1-xN子垒层的生长温度相同，垒层中的两个AlaInyN子垒层的生长温度相同，垒层中的两个AlbGa1-b-zInzN子垒层的生长温度相同，AlcGa1-cN子垒层的生长温度可大于两个AlbGa1-b-zInzN子垒层的生长温度，两个AlbGa1-b-zInzN子垒层的生长温度可大于两个AlaInyN子垒层的生长温度，两个AlaInyN子垒层的生长温度可大于两个InxGa1-xN子垒层的生长温度，这种设置可使得生长得带的垒层的整体质量提高。

[0075] 可选地，在本发明中，两个InxGa1-xN子垒层的生长温度可为680～880℃，两个AlaInyN子垒层的生长温度可为700～1000℃。

[0076] 具体地，阱层52的生长温度可为500-900℃，InxGa1-xN子垒层的生长温度可为680～880℃，两个AlaInyN子垒层的生长温度可为780℃，两个AlbGa1-b-zInzN子垒层的生长温度可为820℃，AlcGa1-cN子垒层的生长温度可为850℃。

[0077] 阱层52、InxGa1-xN子垒层、两个AlaInyN子垒层、两个AlbGa1-b-zInzN子垒层的生长厚度均可为1.5nm，AlcGa1-cN子垒层的厚度可为2nm。

[0078] 在本发明的其他实施例中，两个AlaInyN子垒层的生长温度、两个AlbGa1-b-zInzN子垒层的生长温度及两个AlcGa1-cN子垒层的生长温度均可设置为相同。本发明对此不做限制。

[0079] 执行完步骤S16之后的外延层结构可如图5所示，衬底1上依次生长有AlN缓冲层2、低温GaN缓冲层3、未掺杂GaN层4、N型GaN层5及有源层6，有源层6包括交替层叠的垒层61与阱层62，阱层62包括InGaN阱层621，垒层61包括依次层叠的InxGa1-xN子垒层611、AlaInyN子垒层612、AlbGa1-b-zInzN子垒层613、AlcGa1-cN子垒层614、AlbGa1-b-zInzN子垒层615、AlaInyN子垒层616、InxGa1-xN子垒层617，其中，0＜x＜1，0＜y＜0.5，0＜z＜0.5，0.5＜a＜1，0.5＜b＜1，0＜c＜1，a与y的关系满足公式：a+y＝1。

[0080] 步骤S17：在有源层上生长P型GaN层。

[0081] 在本实施例中，P型GaN层的生长温度可为800～1000℃，生长压力可为100～300Torr。

[0082] P型GaN层的生长厚度可为100～200nm。

[0083] 执行完以上步骤的外延片结构如图1所示，有源层6上设置有P型GaN层7。

[0084] 通过将有源层中的垒层设置为包括依次层叠的InxGa1-xN子垒层、AlaInyN子垒层、AlbGa1-b-zInzN子垒层、AlcGa1-cN子垒层、AlbGa1-b-zInzN子垒层、AlaInyN子垒层、InxGa1-xN子垒层，这种对称生长的垒层结构，与阱层交替生长时，可减小外延层中整体积累的应力，同时也能够减小其在自身生长过程中引入的应力，进而减小外延层中由应力引起的压电极化现象，同时，垒层中分别设置在AlcGa1-cN子垒层两侧的InxGa1-xN子垒层可减小垒层整体与InGaN阱层之间的晶格失配，进一步减小有源层中的压电极化现象，进而减少有源层中的能带弯曲情况，增大电子和空穴波函数空间重叠，进而增大电子与空穴的有效辐射复合率，提高发光二极管的发光效率。

[0085] 图6是本发明实施例提供的另一种外延片的制备方法流程图，其步骤包括：

[0086] 步骤S21：提供一衬底。

[0087] 步骤S22：在衬底上生长AlN缓冲层。

[0088] 步骤S23：在AlN缓冲层上生长低温GaN缓冲层。

[0089] 步骤S24：在低温GaN缓冲层上生长未掺杂GaN层。

[0090] 步骤S25：在未掺杂GaN层上生长N型GaN层。

[0091] 步骤S26：在N型GaN层上生长有源层。

[0092] 步骤S27：在有源层上生长电子阻挡层。

[0093] 其中，电子阻挡层的生长温度可为生长温度可为800～1000℃。

[0094] 电子阻挡层可为AlGaN电子阻挡层，电子阻挡层的厚度可为5～100nm。

[0095] 步骤S28：在电子阻挡层上生长P型GaN层。

[0096] 步骤S29：在P型GaN层上生长P型接触层。

[0097] 其中P型接触层的生长温度可为800～1000℃，其厚度可设置为100～500nm。执行完步骤S29之后的外延片结构图可见图2，其结构包括衬底1以及依次层叠在衬底1上的AlN缓冲层、低温GaN缓冲层3、未掺杂GaN层4、N型GaN层5、有源层6、电子阻挡层8、P型GaN层7及P型接触层9。

[0098] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。