一种自适应延时补偿有源整流器电路

摘要

本发明涉及一种自适应延时补偿有源整流器电路，相比于背景技术中提出的延时补偿整流器电路结构，该电路采用单环路同时补偿导通延时和关断延时，使用采样电容的数量减少了一半，同时避免了电压‑电流转换电路，降低了芯片面积和功耗，有利于芯片的低功耗和微型化。由于反馈环路能够动态调节延时，避免了温度、工艺和电源电压(PVT)变化的影响。

权利要求

1.一种自适应延时补偿有源整流器电路，其特征在于，包括有源整流器主电路(1)、采样电路(2)、失调电压产生电路(3)和逻辑控制电路(4)，所述有源整流器主电路(1)在整流过程中，产生功率管漏端电压Vac1并输入至采样电路(2)和失调电压产生电路(3)，经采样电路(2)采样Vac1处理后输入失调电压产生电路(3)；经失调电压产生电路(3)放大并与功率管漏端电压Vac1叠加处理后传入有源整流器主电路(1)反馈调节比较器失调电压，完成延时补偿；同时有源整流器主电路(1)产生功率管栅端控制信号VGN1并输入逻辑控制电路(4)，经逻辑控制电路(4)处理后分别输入有源整流器主电路(1)、采样电路(2)和失调电压产生电路(3)，实现逻辑控制；所述有源整流器主电路(1)包括NMOS功率管MN1-MN2、PMOS功率管MP1-MP2、比较器CMP1-CMP2、交流电源Vac、电容CO和负载电阻RL；交流电源Vac的一端Vac1连接NMOS功率管MN1和PMOS功率管MP1的漏端，另一端Vac2连接NMOS功率管MN2和PMOS功率管MP2的漏端，NMOS功率管MN1和NMOS功率管MN2的源端共接在功率地；PMOS功率管MP1和PMOS功率管MP2的源端共接在Vout端，PMOS功率管MP1的栅端连接在PMOS功率管MP2的漏端，PMOS功率管MP2的栅端连接在PMOS功率管MP1的漏端；比较器CMP1的反相输入与失调电压产生电路(3)的输出Voffset1相连，比较器CMP1正相输入与失调电压产生电路(3)的输出Voffset2相连，比较器CMP1的输出VGN1与NMOS功率管MN1的栅端相连；比较器CMP2的反相输入连接在交流电源Vac的一端Vac2，比较器CMP2正相输入连接在功率地，比较器CMP2的输出VGN2与NMOS功率管MN2的栅端相连；负载电容CO和负载电阻RL一端连接Vout端，另一端与功率地相连；所述失调电压产生电路(3)包括跨导放大器和叠加电路；跨导放大器输入正相端与采样电路(2)的输出Voff_samp相连，跨导放大器输入反相端与地相连；跨导放大器输出Vo1和输出Vo2与叠加电路输入相连；

同时叠加电路输入与逻辑控制电路(4)输出Son和输出Soff相连。

2.如权利要求1所述的一种自适应延时补偿有源整流器电路，其特征在于，所述采样电路(2)包括电容Coff1-Coff2和开关S1-S2，开关S2的一端与有源整流器主电路1的输出Vac1相连，另一端与电容Coff2的一端和开关S1的一端相连，电容Coff2的另一端与地相连；电容Coff1的一端作为采样电路2输出端口，且该端与开关S1的另一端相连，电容Coff1的另一端与地相连；采样电路2的输出voff-samp与失调电压产生电路3的输入相连。

3.如权利要求1所述的一种自适应延时补偿有源整流器电路，其特征在于，所述逻辑控制电路(4)包括R-S锁存器L1、反相器INV1-INV5、二输入或门OR1、上升沿检测电路RED1、下降沿检测电路FED1和延时单元DEL1；R-S锁存器L1输入S端与上升沿检测电路RED1输出相连；R-S锁存器L1输入R端与下降沿检测电路FED1输出相连；R-S锁存器L1输出Q端与反相器INV1输入和延时单元DEL1输入相连；反相器INV1输出与反相器INV2输入相连；反相器INV3输入与有源整流器主电路1的输出VGN1相连；反相器INV3输出与反相器INV4输入相连；反相器INV4输出与二输入或门OR1一端输入相连；反相器INV5输入与二输入或门OR1输出相连；

从二输入或门OR1输出端得到Soff信号，从反相器INV5输出端得到Son信号；二输入或门OR1另一端输入与有源整流器主电路(1)的输出VGN1相连；上升沿检测电路RED1输入与延时单元DEL1相连；下降沿检测电路FED1输入与有源整流器主电路(1)的输出VGN1相连。

说明书

一种自适应延时补偿有源整流器电路

技术领域

[0001] 本发明属于电子电路技术领域，特别涉及一种自适应延时补偿有源整流器电路。

背景技术

[0002] 有源整流器在能量收集系统、无线充电系统和微控制器等低功耗片上集成系统中有广泛应用。传统桥式整流器采用4个二极管实现，由于二极管导通压降，需要消耗额外的电压裕度。有源整流器利用有源二极管替代传统桥式整流器中的二极管，提高了能量传输效率。然而由于有源二极管中比较器的延时随着工作条件发生变化，导致有源二极管导通或关断时的电压并不等于零，导通延时导致电流导通时间变短，同时产生尖峰电流，而关断延时导致反向电流，这些效应都会导致能量传输效率降低。

[0003] 【文献1】L.Cheng,W.H.Ki,Y.Lu and T.S.Yim,“Adaptive on/off delay-compensated active rectifiers for wireless power transfer systems,”IEEE Journal of Solid-State Circuits,vol.51,no.3,pp.712-723,Mar.2016.

[0004] 目前针对有源整流器延时补偿问题的研究主要如文献1所示，其中涉及的环路失调电流延时补偿电路可以自适应补偿有源整流器延时。该电路导通延时和关断延时分别使用一个独立的反馈调节环路，硬件和功率消耗都较大。

发明内容

[0005] 本发明解决的技术问题是：本发明为了克服现有技术的不足，提供一种自适应延时补偿有源整流器电路，该电路采用单环路同时补偿导通延时和关断延时，解决了由于有源二极管导通、关断带来的效率降低的问题。本发明不需要电压-电流的转换电路，并且减少了采样电容的数量，从而减小了芯片的面积和功耗。本发明采用反馈环路，可以动态的补偿不同温度、工艺和电源电压(PVT)下不同的延时。

[0006] 本发明的技术方案是：一种自适应延时补偿有源整流器电路，其特征在于，包括有源整流器主电路、采样电路、失调电压产生电路和逻辑控制电路，所述有源整流器主电路在整流过程中，产生功率管漏端电压Vac1并输入至采样电路和失调电压产生电路，经采样电路采样Vac1处理后输入失调电压产生电路；经失调电压产生电路放大并与功率管漏端电压Vac1叠加处理后传入有源整流器主电路反馈调节比较器失调电压，完成延时补偿；同时有源整流器主电路产生功率管栅端控制信号VGN1并输入逻辑控制电路，经逻辑控制电路处理后分别输入有源整流器主电路、采样电路和失调电压产生电路，实现逻辑控制。

[0007] 本发明的进一步技术方案是：所述有源整流器主电路包括NMOS功率管MN1-MN2、PMOS功率管MP1-MP2、比较器CMP1-CMP2、交流电源Vac、电容CO和负载电阻RL；交流电源Vac的一端Vac1连接NMOS功率管MN1和PMOS功率管MP1的漏端，另一端Vac2连接NMOS功率管MN2和PMOS功率管MP2的漏端，NMOS功率管MN1和NMOS功率管MN2的源端共接在功率地；PMOS功率管MP1和PMOS功率管MP2的源端共接在Vout端，PMOS功率管MP1的栅端连接在PMOS功率管MP2的漏端，PMOS功率管MP2的栅端连接在PMOS功率管MP1的漏端；比较器CMP1的反相输入与失调电压产生电路3的输出Voffset1相连，比较器CMP1正相输入与失调电压产生电路3的输出Voffset2相连，比较器CMP1的输出VGN1与NMOS功率管MN1的栅端相连；比较器CMP2的反相输入连接在交流电源Vac的一端Vac2，比较器CMP2正相输入连接在功率地，比较器CMP2的输出VGN2与NMOS功率管MN2的栅端相连；负载电容CO和负载电阻RL一端连接Vout端，另一端与功率地相连。

[0008] 本发明的进一步技术方案是：所述采样电路包括电容Coff1-Coff2和开关S1-S2，开关S2的一端与有源整流器主电路1的输出Vac1相连，另一端与电容Coff2的一端和开关S1的一端相连，电容Coff2的另一端与地相连；开关S1的另一端与电容Coff1的一端相连，电容Coff1的另一端与地相连。

[0009] 本发明的进一步技术方案是：所述失调电压产生电路包括跨导放大器和叠加电路；跨导放大器输入正相端与采样电路的输出Voff_samp相连，跨导放大器输入反相端与地相连。跨导放大器输出Vo1和输出Vo2与叠加电路输入相连。同时叠加电路输入与逻辑控制电路4输出Son和输出Soff相连。

[0010] 本发明的进一步技术方案是：所述逻辑控制电路4包括R-S锁存器L1、反相器INV1-INV5、二输入或门OR1、上升沿检测电路RED1、下降沿检测电路FED1和延时单元DEL1；R-S锁存器L1输入S端与上升沿检测电路RED1输出相连；R-S锁存器L1输入R端与下降沿检测电路FED1输出相连；R-S锁存器L1输出Q端与反相器INV1输入和延时单元DEL1输入相连。反相器INV1输出与反相器INV2输入相连。反相器INV3输入与有源整流器主电路1的输出VGN1相连；输出与反相器INV4输入相连。反相器INV4输出与二输入或门OR1一端输入相连。反相器INV5输入与二输入或门OR1输出相连。二输入或门OR1另一端输入与有源整流器主电路1的输出VGN1相连。上升沿检测电路RED1输入与有源整流器主电路1的输出VGN1相连。下降沿检测电路FED1输入与延时单元DEL1相连。

[0011] 发明效果

[0012] 本发明的技术效果在于：该电路提供一种自适应延时补偿有源整流电路结构，相比于背景技术中提出的延时补偿整流器电路结构，该电路采用单环路同时补偿导通延时和关断延时，使用采样电容的数量减少了一半，降低了芯片面积和功耗，有利于芯片的低功耗和微型化。由于反馈环路能够动态调节延时，避免了温度、工艺和电源电压(PVT)变化的影响。本装置解决了传统有源整流器中由于比较器延时随工作条件的变化而带来的反向电流以及电流尖峰等问题。利用反馈环路自适应补偿导通和关断延时，提升能量传输效率。

附图说明

[0013] 图1为本发明提出的自适应延时补偿有源整流器结构框图

[0014] 图2为本发明提出的自适应延时补偿有源整流器电路的原理图

[0015] 图3为本发明提出的自适应延时补偿有源整流器工作时序图

[0016] 图4为本发明提出的自适应延时补偿有源整流器失调电压产生电路细节图[0017] 图5为本发明提出的自适应延时补偿有源整流器逻辑控制电路细节图

具体实施方式

[0018] 参见图1-图5，所述整流器电路包括有源整流器主电路1、采样电路2、失调电压产生电路3和逻辑控制电路4。该有源整流器电路包括有源整流器主电路、采样电路、失调电压产生电路和逻辑控制电路。有源整流器主电路产生NMOS功率管MN1的栅控制信号VGN1，采样电路对NMOS功率管MN1的漏端电压Vac1进行采样，采样信号输入到失调电压产生电路的输入端。失调电压产生电路产生电压Voffset1和Voffset2调节有源整流器主电路中比较器的失调，使NMOS功率管MN1在其漏端电压Vac1为0时关断或导通。

[0019] 有源整流器主电路1的输出Vac1与采样电路2的输入和失调电压产生电路3的输入相连，有源整流器主电路1的输出VGN1和逻辑控制电路4的输入相连；采样电路2的输出Voff_samp与失调电压产生电路3的输入相连；失调电压产生电路3的输出Voffset1和输出Voffset2与有源整流器主电路1的输入相连；逻辑控制电路4的输出Soff_samp和输出Shold与采样电路2的输入相连，逻辑控制电路4的输出Soff和输出Son与失调电压产生电路3的输入相连，逻辑控制电路4的输出Sblock与有源整流器主电路1的输入相连。所述有源整流器主电路1在整流过程中，产生NMOS功率管MN1的栅控制信号VGN1，并且由于有源二极管关断延时导致NMOS功率管MN1的栅控制信号VGN1在MN1漏端电压Vac1比地电位高ΔV时翻转，于是产生正相电压。采样电路2采样NMOS功率管MN1漏端电压Vac1，反馈到失调电压产生电路3输入端。失调电压产生电路3产生电压Voffset1和Voffset2调节有源整流器主电路1中比较器CMP1失调，使NMOS功率管MN1的栅控制信号VGN1在节点电压Vac1等于地电位时翻转，达到补偿延时的目的。NMOS功率管MN1的栅控制信号VGN1输入到逻辑控制电路4，产生其他电路中的开关控制信号。

[0020] 所述有源整流器主电路1由NMOS功率管MN1-MN2、PMOS功率管MP1-MP2、比较器CMP1-CMP2、交流电源Vac、电容CO和负载电阻RL组成。交流电源Vac的一端Vac1连接NMOS功率管MN1和PMOS功率管MP1的漏端，另一端Vac2连接NMOS功率管MN2和PMOS功率管MP2的漏端，NMOS功率管MN1和NMOS功率管MN2的源端共接在功率地；PMOS功率管MP1和PMOS功率管MP2的源端共接在Vout端，PMOS功率管MP1的栅端连接在PMOS功率管MP2的漏端，PMOS功率管MP2的栅端连接在PMOS功率管MP1的漏端；比较器CMP1的反相输入与失调电压产生电路3的输出Voffset1相连，比较器CMP1正相输入与失调电压产生电路3的输出Voffset2相连，比较器CMP1的输出VGN1与NMOS功率管MN1的栅端相连；比较器CMP2的反相输入连接在交流电源Vac的一端Vac2，比较器CMP2正相输入连接在功率地，比较器CMP2的输出VGN2与NMOS功率管MN2的栅端相连；负载电容CO和负载电阻RL一端连接Vout端，另一端与功率地相连。

[0021] 所述采样电路2由电容Coff1-Coff2、开关S1-S2组成。开关S2的一端与有源整流器主电路1的输出Vac1相连，另一端与电容Coff2的一端和开关S1的一端相连，电容Coff2的另一端与地相连。开关S1的另一端与电容Coff1的一端相连，电容Coff1的另一端与地相连。

[0022] 所述失调电压产生电路3由跨导放大器和叠加电路组成。跨导放大器输入正相端与采样电路2的输出Voff_samp相连，跨导放大器输入反相端与地相连。跨导放大器输出Vo1和输出Vo2与叠加电路输入相连。同时叠加电路输入与逻辑控制电路4输出Son和输出Soff相连。

[0023] 所述逻辑控制电路4由R-S锁存器L1、反相器INV1-INV5、二输入或门OR1、上升沿检测电路RED1、下降沿检测电路FED1和延时单元DEL1组成。R-S锁存器L1输入S端与上升沿检测电路RED1输出相连；R-S锁存器L1输入R端与下降沿检测电路FED1输出相连；R-S锁存器L1输出Q端与反相器INV1输入和延时单元DEL1输入相连。反相器INV1输出与反相器INV2输入相连。反相器INV3输入与有源整流器主电路1的输出VGN1相连；输出与反相器INV4输入相连。反相器INV4输出与二输入或门OR1一端输入相连。反相器INV5输入与二输入或门OR1输出相连。二输入或门OR1另一端输入与有源整流器主电路1的输出VGN1相连。上升沿检测电路RED1输入与有源整流器主电路1的输出VGN1相连。下降沿检测电路FED1输入与延时单元DEL1相连。

[0024] 参照图2-4。当交流源Vac一端Vac1高于0时，比较器CMP1输出为低，VGN1＝0，NMOS功率管MN1关断，同时Soff_samp＝0，Soff＝1，Son＝0，开关S2、开关S4和开关S5关断，开关S3和开关S6导通，失调电压产生电路3的第一级跨导放大器输出Vo1和Vo2连接到节点A和节点B。由于比较器CMP1关断延时，电容Coff2采样正相电压，也即Vac1_off。当Shold＝1时，开关S1导通，电容Coff2上的电荷分享到电容Coff1上，产生采样电压Voff_samp，输入到跨导放大器输入的正向端。由于跨导放大器的两路输出Vo1和Vo2相等且被第二级叠加电路的节点A和节点B钳位，输出Vo1和Vo2分别以电流形式注入节点A和节点B。失调产生电路3输出Voffset1和Voffset2分别为[0025] Voffset1＝Vac1+gm1,2Voff_samp(R3A+R4A)  (1)

[0026] Voffset2＝0+gm1,2Voff_sampR4B  (2)

[0027] 如式(1)和式(2)所示，由于R3A＝R3B，R4A＝R4B，Voffset1相当于交流源Vac一端电压Vac1的源跟随信号与跨导放大器输出Vo1的叠加，Voffset2相当于地的源跟随信号。因此根据式(1)和式(2)，当进行零电压切换时，Voffset2比Voffset1高gm1,2Voff_sampR3B，相当于在比较器反相端增加正相失调电压，从而反馈补偿了导通延时。

[0028] 当交流源Vac一端Vac1低于0时，比较器CMP1输出为高，VGN1＝1，NMOS功率管MN1导通，同时Soff_samp＝1，Soff＝0，Son＝1，开关S2、开关S4和开关S5导通，开关S3和开关S6关断，失调电压产生电路3的第一级跨导放大器的输出Vo1和Vo2连接到节点C和节点D。由于比较器CMP1关断延时，电容Coff2采样正相电压，也即Vac1_off。当Shold＝1时，开关S1导通，电容Coff2上的电荷分享到电容Coff1上，产生采样电压Voff_samp，输入到跨导放大器输入的正向端。由于跨导放大器的两路输出Vo1和Vo2相等且被第二级叠加电路节点C和节点D钳位，输出Vo1和Vo2分别以电流形式注入节点C和节点D。失调产生电路3输出Voffset1和Voffset2分别为

[0029] Voffset1＝Vac1+gm1,2Voff_sampR4A  (3)

[0030] Voffset2＝0+gm1,2Voff_samp(R3B+R4B)  (4)

[0031] 如式(3)和式(4)所示，由于R3A＝R3B，R4A＝R4B，Voffset1相当于交流源Vac一端电压Vac1的源跟随信号，Voffset2相当于地的源跟随信号与跨导放大器输出Vo1的叠加。根据式(3)和式(4)，当进行零电压切换时，Voffset1比Voffset2高gm1,2Voff_sampR3B，相当于在比较器反相端增加反相失调电压，从而补偿了关断延时。因此，通过开关切换电路，可以在同一周期同时补偿导通和关断延时。

[0032] 本发明的自适应延时补偿有源整流器失调电压产生电路给出如下具体实施例：

[0033] 所述失调电压产生电路3由MOS管M1-M17、电阻R1-R2、电阻R3A-R3B、电阻R4A-R4B、电容C1-C2和开关S3-S6组成。PMOS管M1和PMOS管M2构成一个差分对结构，PMOS管M1的栅端与地相连，漏端与NMOS管M3的漏端相连。PMOS管M2的栅端与采样电路2的输出Voff_samp相连，漏端与NMOS管M5的漏端相连。PMOS管M1的源端和PMOS管M2的源端并接到PMOS管M7的漏端。NMOS管M3、NMOS管M4，其栅端相连，构成电流镜结构；其源端相连，并接到地。NMOS管M5、NMOS管M11、NMOS管M12，其栅端相连，构成电流镜结构；其源端相连，并接到地。PMOS管M6、PMOS管M7，其栅端相连，构成电流镜结构；其源端相连，并接到电源。PMOS管M7漏端为PMOS管M1和PMOS管M2构成的差分对结构提供尾电流。PMOS管M8的漏端与NMOS管M4的漏端相连。PMOS管M8、PMOS管M9、PMOS管M10，其栅端相连，构成电流镜结构；其源端相连，并接到电源。PMOS管M13、PMOS管M14、PMOS管M15，其栅端相连，构成电流镜结构；其源端相连，并接到电源。PMOS管M16和PMOS管M17为源跟随器结构。NMOS管M16栅端与有源整流器主电路1的输出Vac1相连，源端与电阻R4A相连。NMOS管M17栅端与地相连，源端与电阻R4B相连。NMOS管M16、NMOS管M17，其源端相连，并接到地。
电阻R1一端与跨导放大器的输出Vo1相连，另一端与电容C1串接到地，构成频率补偿支路。电阻R2一端与跨导放大器的输出Vo2相连，另一端与电容C2串接到地，构成频率补偿支路。开关S3-S6为MOS开关器件，开关S3、开关S6，栅端并接到信号Soff；开关S4、开关S5，栅端并接到信号Son。开关S3、开关S5，一端并接在跨导放大器的输出Vo1，另一端分别与电阻R3A两端节点A和节点C相连；开关S4、开关S6，一端并接在跨导放大器的输出Vo2，另一端分别与电阻R3B两端节点B和节点D相连，节点A-D钳位跨导放大器的输出Vo1和输出Vo2。PMOS管M16-M17、电阻R3A-R3B和开关S3-S6构成叠加电路，交替补偿有源整流器导通延时和关断延时。