一种沟槽型三极管及其制作方法

摘要

本发明公开一种沟槽型三极管及其制作方法，所述制作方法包括：提供第一导电类型的衬底并在该衬底的上表面生长第一导电类型的第一外延层；在第一外延层内形成沟槽；在沟槽的底部和侧壁及第一外延层的上表面生长第二导电类型的第二外延层；在第二外延层的表面生长掺杂第一导电类型杂质的多晶硅层；回刻蚀多晶硅层，保留填充在沟槽内的多晶硅层；对沟槽外的第二外延层进行掺杂并形成第二导电类型的高掺杂区；生长绝缘层；快速退火处理，激发所述多晶硅层中的所述第一导电类型杂质扩散至所述多晶硅层外围的第二外延层的表层中并形成第一导电类型的扩散区。本发明所述沟槽型三极管具有较大的发射极面积，更高的发射效率和更佳的电流能力。

权利要求

1.一种沟槽型三极管，其特征在于，包括：

第一导电类型的衬底；

形成于所述衬底的上表面的第一导电类型的第一外延层；

位于所述第一外延层内的沟槽；

位于所述沟槽的底部和侧壁的第二导电类型的掺杂区；

形成于所述沟槽外且连接所述掺杂区的第二导电类型的高掺杂区；

形成于所述掺杂区的表面的第一导电类型的扩散区；

填充在所述沟槽内的多晶硅层；

覆盖在所述高掺杂区的上表面及所述多晶硅层的上表面的绝缘层；

连接所述高掺杂区的基极；

连接所述多晶硅层的发射极；

连接所述衬底的下表面的集电极。

2.一种沟槽型三极管的制作方法，其特征在于，包括以下步骤：S1：提供第一导电类型的衬底；

S2：在所述衬底的上表面生长第一导电类型的第一外延层；

S3：刻蚀所述第一外延层并在所述第一外延层内形成沟槽；

S4：在所述沟槽的底部和侧壁及所述第一外延层的上表面生长第二导电类型的第二外延层；

S5：在所述第二外延层的表面生长掺杂第一导电类型杂质的多晶硅层；

S6：回刻蚀所述多晶硅层，保留填充在所述沟槽内的多晶硅层；

S7：对所述沟槽外所述第二外延层进行第二导电类型杂质掺杂并形成掺杂浓度高于所述第二外延层的掺杂浓度的第二导电类型的高掺杂区；

S8：在所述沟槽外的所述第二外延层的上表面与所述多晶硅层的上表面生长绝缘层；

S9：快速退火处理，激发所述多晶硅层中的所述第一导电类型杂质扩散至所述多晶硅层外围的第二外延层的表层中并形成第一导电类型的扩散区；

S10：刻蚀所述绝缘层形成接触孔，在所述绝缘层上表面生长金属层，刻蚀所述金属层形成连接所述高掺杂区的基极和连接所述多晶硅层的发射极，在所述衬底的下表面生长集电极。

3.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S2中，所述第一外延层的厚度为2～20μm。

4.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S3中，所述沟槽的深度为所述第一外延层厚度的0.5～0.7倍，所述沟槽的宽度小于所述沟槽的深度。

5.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S4中，低温外延生长所述第二外延层，所述低温外延生长的温度小于900℃，所述第二外延层的厚度小于所述沟槽宽度的三分之一。

6.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S5中，采用低压力化3

学气相沉积法制备所述多晶硅层，所述多晶硅层掺杂浓度为1E20-1E22/cm ，所述多晶硅层的厚度大于所述沟槽宽度的一半。

7.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S6中，采用化学机械抛光或者干法刻蚀的方式对所述多晶硅层进行回刻蚀，所述回刻蚀的深度大于所述多晶硅层的厚度。

8.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S7中，所述掺杂的方式为注入，所述第二导电类型杂质注入剂量为5E14～2E15/cm2，注入深度小于所述第二外延层厚度。

9.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S8中，所述绝缘层为采用低压力化学气相沉积法热解正硅酸乙脂沉积得到的二氧化硅层，所述二氧化硅层的厚度为300～1000nm。

10.根据权利要求2所述的沟槽型三极管的制作方法，其特征在于，S9中，所述快速退火处理在氮气气氛下进行，温度为1050-1100℃，时间为30-120s。

说明书

一种沟槽型三极管及其制作方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其是一种沟槽型三极管及其制作方法。

背景技术

[0002] 三极管，也称双极型晶体管，作为半导体基本元器件之一，其具有电流放大的功能，是电子电路的核心元件。三极管包括基区、发射区和集电区，所述基区较薄，而发射区较厚且杂质浓度大，所述发射区和所述基区之间形成有发射结，所述集电区和所述基区之间形成有集电结，从所述基区、发射区和集电区分别引出相应的电极，即基极、发射极和集电极。三极管的性能通常与电流放大倍数、集电极与基极之间的击穿电压、集电极与发射极之间的击穿电压、发射极与集电极之间的饱和压降等电性参数有关。

[0003] 请参见图1，图中示出了常规的三极管结构，其包括第一导电类型的衬底1’和生长在所述衬底1’上表面的第二导电类型的外延层2’，所述衬底1’与所述外延层2’之间形成有集电极埋层31’，所述集电极埋层31’通过集电极磷桥32’与集电极33’连接；同时，所述外延层2’内形成有第一导电类型的基区4’，所述基区4’通过一掺杂浓度更高的第一导电类型的高掺杂区41’与基极42’连接；所述基区4’内还形成有第二导电类型的发射区5’，所述发射区5’与发射极51’连接。常规结构的三极管的发射极位于硅片的表面，其发射极面积的大小受芯片面积的大小限制，进而影响三极管的电流能力。

发明内容

[0004] 本发明要解决的技术问题是提供一种沟槽型三极管，该沟槽型三极管具有较高的发射效率和更好的电流能力。

[0005] 为解决上述技术问题，本发明采用下述技术方案：该沟槽型三极管包括：

[0006] 第一导电类型的衬底；

[0007] 形成于所述衬底的上表面的第一导电类型的第一外延层；

[0008] 位于所述第一外延层内的沟槽；

[0009] 位于所述沟槽的底部和侧壁的第二导电类型的掺杂区；

[0010] 形成于所述沟槽外且连接所述掺杂区的第二导电类型的高掺杂区；

[0011] 形成于所述掺杂区的表面的第一导电类型的扩散区；

[0012] 填充在所述沟槽内的多晶硅层；

[0013] 覆盖在所述高掺杂区的上表面及所述多晶硅层的上表面的绝缘层；

[0014] 连接所述高掺杂区的基极；

[0015] 连接所述多晶硅层的发射极；

[0016] 连接所述衬底的下表面的集电极。

[0017] 另外，本发明还提供所要求保护的沟槽型三极管的制作方法，其包括以下步骤：

[0018] S1：提供第一导电类型的衬底；

[0019] S2：在所述衬底的上表面生长第一导电类型的第一外延层；

[0020] S3：刻蚀所述第一外延层并在所述第一外延层内形成沟槽；

[0021] S4：在所述沟槽的底部和侧壁及所述第一外延层的上表面生长第二导电类型的第二外延层；

[0022] S5：在所述第二外延层的表面生长掺杂第一导电类型杂质的多晶硅层；

[0023] S6：回刻蚀所述多晶硅层，保留填充在所述沟槽内的多晶硅层；

[0024] S7：对所述沟槽外所述第二外延层进行第二导电类型杂质掺杂并形成掺杂浓度高于所述第二外延层的掺杂浓度的第二导电类型的高掺杂区；

[0025] S8：在所述沟槽外的所述第二外延层的上表面与所述多晶硅层的上表面生长绝缘层；

[0026] S9：快速退火处理，激发所述多晶硅层中的所述第一导电类型杂质扩散至所述多晶硅层外围的第二外延层的表层中并形成第一导电类型的扩散区；

[0027] S10：刻蚀所述绝缘层形成接触孔，在所述绝缘层上表面生长金属层，刻蚀所述金属层形成连接所述高掺杂区的基极和连接所述多晶硅层的发射极，在所述衬底的下表面生长集电极。

[0028] 与现有技术相比，本发明具有下述有益效果：(1)本发明所述沟槽型三极管采用了沟槽型的发射极和基极设计，其具有较大的发射极面积，从而使得所述沟槽型三极管具有更高的发射效率和更低的导通电阻，更佳的电流能力。(2)所述沟槽型三极管以所述掺杂区和所述高掺杂区作为基区，其中所述高掺杂区与基极连接，因为所述高掺杂区的掺杂浓度较高，因此可减小基区电阻，减小基区输入阻抗。(3)本发明所述沟槽型三极管以所述扩散区作为发射区，本发明所述的沟槽型三极管的制作方法中通过对填充在所述沟槽内的掺杂多晶硅层进行热处理，使得所述多晶硅层中的杂质扩散进入所述第二外延层中而形成所述扩散区，所述扩散区形成于所述第二外延层表层，深度较浅，从而使得发射结的厚度也较小，进而使得所述沟槽型三极管具有较高的发射效率。

附图说明

[0029] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0030] 图1为常规三极管的剖面结构示意图；

[0031] 图2是本发明一实施例提供的沟槽型三极管的剖面结构示意图；

[0032] 图3是本发明一实施例提供的沟槽型三极管的制作方法的流程示意图；

[0033] 图4至图11是本发明一实施例提供的沟槽型三极管的形成过程的剖面结构示意图。

[0034] 附图标记说明：

[0035] 1’：衬底；2’：外延层；31’：集电极埋层；32’：磷桥；33’：集电极；4’：基区；41’：高掺杂区；42’：基极；5’：发射区；51’：发射极。

[0036] 10：衬底；20：第一外延层；30：沟槽；40：第二外延层；41：掺杂区；42：高掺杂区；43：扩散区；50：多晶硅层；60：绝缘层；61：接触孔；61a：基极接触孔；61b：发射极接触孔61b；71：
基极；72：发射极；73：集电极。

具体实施方式

[0037] 本发明主要针对传统三极管电流能力受限的问题提供一种解决方案。

[0038] 为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0039] 在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

[0040] 请参阅图2，一种沟槽型三极管，其包括：

[0041] 第一导电类型的衬底10；

[0042] 形成于所述衬底10的上表面的第一导电类型的第一外延层20；

[0043] 位于所述第一外延层20内的沟槽30；

[0044] 位于所述沟槽30的底部和侧壁的第二导电类型的掺杂区41；

[0045] 形成于所述沟槽30外且连接所述掺杂区41的第二导电类型的高掺杂区42；

[0046] 形成于所述掺杂区41的表面的第一导电类型的扩散区43；

[0047] 填充在所述沟槽30内的多晶硅层50；

[0048] 覆盖在所述高掺杂区42的上表面及所述多晶硅层50的上表面的绝缘层60；

[0049] 连接所述高掺杂区42的基极71；

[0050] 连接所述多晶硅层50的发射极72；

[0051] 连接所述衬底10的下表面的集电极73。

[0052] 本发明所述沟槽型三极管采用了沟槽型的发射极和基极设计，其具有较大的发射极面积，从而使得所述沟槽型三极管具有更高的发射效率和更低的导通电阻，更佳的电流能力。所述沟槽型三极管以所述掺杂区41和所述高掺杂区42作为基区，其中所述高掺杂区42与基极71连接，因为所述高掺杂区42的掺杂浓度较高，因此可减小基区电阻，减小基区输入阻抗。

[0053] 请参阅图3，一种沟槽型三极管的制作方法，其包括如下步骤：

[0054] S1：提供第一导电类型的衬底10；

[0055] S2：在所述衬底10的上表面生长第一导电类型的第一外延层20；

[0056] S3：刻蚀所述第一外延层20并在所述第一外延层20内形成沟槽30；

[0057] S4：在所述沟槽30的底部和侧壁及所述第一外延层20的上表面生长第二导电类型的第二外延层40；

[0058] S5：在所述第二外延层40的表面生长掺杂第一导电类型杂质的多晶硅层50；

[0059] S6：回刻蚀所述多晶硅层50，保留填充在所述沟槽30内的多晶硅层50；

[0060] S7：对所述沟槽30外所述第二外延层40进行第二导电类型杂质掺杂并形成掺杂浓度高于所述第二外延层40的掺杂浓度的第二导电类型的高掺杂区42；

[0061] S8：在所述沟槽30外的所述第二外延层40的上表面与所述多晶硅层50的上表面生长绝缘层60；

[0062] S9：快速退火处理，激发所述多晶硅层50中的所述第一导电类型杂质扩散至所述多晶硅层50外围的第二外延层40的表层中并形成第一导电类型的扩散区43；

[0063] S10：刻蚀所述绝缘层60形成接触孔61，在所述绝缘层60上表面生长金属层，刻蚀所述金属层形成连接所述高掺杂区42的基极71和连接所述多晶硅层50的发射极72，在所述衬底10的下表面生长集电极73。

[0064] 本发明所述的沟槽型三极管的制作方法中通过对填充在所述沟槽30内的掺杂多晶硅层50进行热处理，使得所述多晶硅层50中的杂质扩散进入所述第二外延层40中而形成所述扩散区43，所述扩散区43形成于所述第二外延层40表层，深度较浅，从而使得发射结的厚度也较小，进而使得所述沟槽型三极管具有较高的发射效率。

[0065] 下面参照附图，对所述沟槽型三极管及其制作方法加以详细阐述。

[0066] 为方便后面的描述，特在此说明：所述第一导电类型可以为N型，那么，所述第二导电类型为P型，反之，所述第一导电类型也可以为P型，相应的，所述第二导电类型为N型。在接下来的实施例中，均以所述第一导电类型为N型及所述第二导电类型为P型为例进行描述，但并不对此进行限定。

[0067] 请参阅图4，执行步骤S1：提供衬底10。所述衬底10作为所述沟槽型三极管的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。

[0068] 详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为N型，因此所述衬底10为N型半导体。在其他实施例中，所述第一导电类型也可以为P型，因此，所述衬底10即为P型半导体。所述N型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

[0069] 更详细地，所述N型衬底10为高浓度的N型掺杂的N+衬底10。高掺杂的作用是降低所述衬底10的电阻，因为所述衬底10的背面作为电极引出端，降低其电阻可以提高所述沟槽型三极管的响应速度和电流能力，进而提升所述沟槽型三极管的功率，增大其应用范围。优选地，所述N+衬底10的电阻率优选为0.1Ω·CM以下。

[0070] 请参阅图4，执行步骤S2：在所述衬底10的一侧表面生长第一外延层20。所述一侧表面为所述衬底10的上表面。

[0071] 详细地，所述第一外延层20为第一导电类型。在本实施例中，所述第一导电类型为N型，因此第一外延层20为N型半导体。在其他实施例中，所述第一导电类型也可以为P型，因此，所述第一外延层20即为P型半导体。所述N型第一外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

[0072] 更详细地，所述N型第一外延层20为轻掺杂的N-第一外延层20。轻掺杂的目的是保证所述第一外延层20具有较大的电阻值以使得其可以承受较大的电压，从而提升所述沟槽型三极管的耐压性。所述第一外延层20的电阻率优选为0.5-100Ω·CM。此外，还可以通过增大所述第一外延层20的厚度来提升所述第一外延层20承受电压的能力。优选地，在本实施例中，所述第一外延层20的厚度为2～20μm。

[0073] 具体地，采用外延方法在所述衬底10上表面生长所述第一外延层20。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述衬底10上形成所述第一外延层20。在其他具体实施方式中，还可以通过离子注入和/或扩散的方法在所述衬底10表面形成所述第一外延层20。

[0074] 请参阅图5，执行步骤S3：在所述第一外延层20内形成沟槽30。具体的，通过刻蚀所述第一外延层20来形成所述沟槽，刻蚀的深度小于所述第一外延层20的厚度，从而使得所述沟槽30位于所述第一外延层20内。优选地，所述沟槽的深度为所述第一外延层20的厚度的0.5～0.7倍。还有，所述沟槽30的宽度设置为小于所述沟槽30的深度，通常为1-5um，因为所述沟槽30的宽度越小则单个三极管的表面积越小，越有利于提高集成度，但是，所述沟槽30的宽度越小则其工艺生产难度越大。另外，在所述第一外延层20制作多个所述沟槽30时，优选所述沟槽30之间的距离等于所述沟槽30的宽度。

[0075] 具体地，形成所述沟槽30包括如下步骤：首先在所述第一外延层20相对所述衬底10的一侧表面铺设一层光刻胶层(图未示)，之后采用具有所述沟槽30图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述沟槽30图形一致的窗口(图未示)；以所述光刻胶层作为掩膜，采用刻蚀的方式从所述光刻胶层的窗口对所述第一外延层20进行刻蚀以在所述第一外延层20内形成所述沟槽30。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而确保在制作所述沟槽30时所述沟槽30的位置、形状和尺寸的精度，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。制作出所述沟槽30后，使用清洗液先去除所述光刻胶层。

[0076] 请参阅图6，执行步骤S4：在所述沟槽30的底部和侧壁及所述第一外延层20的上表面生长第二外延层40。

[0077] 详细地，所述第二外延层40为第二导电类型。在本实施例中，所述第二导电类型为P型，因此第二外延层40为P型半导体。在其他实施例中，所述第二导电类型也可以为N型，因此，所述第二外延层40即为N型半导体。所述P型第二外延层40可以通过硅掺杂硼、铟、镓等元素形成，在此不作限定。更详细地，所述第二外延层40中杂质的浓度优选高于所述第一外延层20中杂质的浓度。在本实施例中，所述第二外延层40的电阻率优选为0.1Ω·CM。

[0078] 所述第二外延层40的厚度小于所述沟槽30的宽度的一半，以防生长在所述沟槽30的底部和侧壁的第二外延层40将所述沟槽30完全填满。优选地，所述第二外延层40的厚度小于所述沟槽30的宽度的三分之一，这样，便于保证在所述沟槽30的底部和侧壁生长所述二外延层40后所述沟槽30的宽度不至于过小，同时所述第二外延层40的厚度也比较薄。通常，所述第二外延层40的厚度为0.3-2um。

[0079] 具体地，采用外延方法在所述沟槽30的底部和侧壁及所述第一外延层20的上表面生长所述第二外延层40。外延方法便于有效控制所述第二外延层40的厚度。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。在其他具体实施方式中，还可以通过离子注入和/或扩散的方法形成所述第二外延层40。在本实施例中，在外延生长所述第二外延层40的同时掺杂硼、铟、镓等元素。

[0080] 更具体地，在本实施例中，采用低温外延的方式形成所述第二外延层40，所述低温外延生长的温度小于900℃。低温外延可以防止杂质过多的扩散而影响所述第二外延层40的掺杂浓度，实现对所述第二外延层40的掺杂浓度进行精确控制。

[0081] 请参阅图7，执行步骤S5：在所述第二外延层40的表面生长多晶硅层50。由于所述第二外延层40形成于所述沟槽30的底部和侧壁及所述第一外延层20的上表面，可以理解，所述第二外延层40一部分形成于所述沟槽30内，另一部分形成于所述沟槽30外。在所述第二外延层40的表面生长所述多晶硅层50，则所述多晶硅层50也是一部分形成于所述沟槽30内，另一部分形成于所述沟槽30外。所述多晶硅层50的厚度设置为大于所述沟槽30宽度的一半，其目的在于保证所述沟槽30被所述多晶硅层50完全填满。

[0082] 详细地，所述多晶硅层50为掺杂了第一导电类型杂质的多晶硅。在本实施例中，所述第一导电类型为N型，则所述第一导电类型杂质为含磷、砷或锑等元素的物质。在其他实施例中，若所述第一导电类型为P型，则所述第一导电类型杂质为含硼、铟或镓等元素的物-3质。更详细地，所述多晶硅层50为高浓度掺杂，其掺杂杂质的浓度为1E20-1E22CM 。

[0083] 具体地，采用化学气相沉积法制备所述多晶硅层50。进一步，所述化学气相沉积法为低压力化学气相沉积法。采用低压力化学气相沉积法制备得到的多晶硅层50质量高、均匀性好。

[0084] 请参阅图8，执行步骤S6：回刻蚀所述多晶硅层50，保留填充在所述沟槽30内的多晶硅层50。在对所述多晶硅蹭50进行回刻蚀减薄时，所述回刻蚀的深度优选大于所述多晶硅层50的厚度，以便可完全去除形成于所述沟槽30外的所述多晶硅层50。

[0085] 具体地，采用化学机械抛光的方式对所述多晶硅层50进行回刻蚀。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述多晶硅层50进行回刻蚀减薄。

[0086] 请参阅图9，执行步骤S7：对所述沟槽30外所述第二外延层40进行掺杂并在所述第二外延层40内形成高掺杂区42，而所述第二外延层40中除所述高掺杂区42以外的部分则称为掺杂区41。因为所述第二外延层40一部分形成于所述沟槽30内，另一部分形成于所述沟槽30外，可以理解，所述高掺杂区42位于所述沟槽30外所述第一外延层20的上表面，所述掺杂区41主要位于所述沟槽30的底壁和侧壁，所述高掺杂区42与所述掺杂区41连接。

[0087] 详细地，所述高掺杂区42为第二导电类型。更详细地，所述高掺杂区42中掺杂杂质的浓度高于所述掺杂区41中掺杂杂质的浓度。在本实施例中，所述第二导电类型的高掺杂区42是通过对所述第二外延层40进一步掺杂第二导电类型杂质形成，所述高掺杂区42的掺杂浓度高于所述第二外延层40的掺杂浓度，而所述掺杂区41为所述第二外延层40中除所述高掺杂区42以外的部分，则所述掺杂区41为第二导电类型，所述掺杂区41中掺杂杂质的浓度低于所述高掺杂区42中掺杂杂质的浓度。在本实施例中，所述第二导电类型为P型，因此所述高掺杂区42和所述掺杂区41均为P型半导体，所述第二导电类型杂质为P型杂质，其包括含硼、铟或镓等元素的物质。在其他实施例中，所述第二导电类型也可以为N型，因此，所述高掺杂区42和所述掺杂区41均为N型半导体，所述第二导电类型杂质为N型杂质，其包括含磷、砷或锑等元素的物质。

[0088] 具体地，形成所述高掺杂区42包括如下步骤：采用注入的方式对所述沟槽30外的所述第二外延层40和所述沟槽30内的所述多晶硅层50进行第二导电类型杂质掺杂。在其他实施例中也可以采用扩散的方式进行掺杂。在本实施例中，所述注入杂质优选为B或者BF2。所述第二导电类型杂质注入剂量为5E14～2E15/cm2，注入的深度设置为小于所述第二外延层40的厚度。由于所述多晶硅层50为高浓度掺杂，所述多晶硅层50中第一导电类型杂质的浓度远高于注入的第二导电类型杂质的浓度，则在所述多晶硅层50中，注入的第二导电类型杂质被所述多晶硅层50中的第一导电类型杂质补偿。而所述第二外延层40为第二导电类型，进一步对所述第二外延层40进行局部注入第二导电类型杂质，则在所述第二外延层40的局部区域内则形成所述高掺杂区42。

[0089] 请参阅图10，执行步骤S8：在所述沟槽30外的所述第二外延层40的上表面与所述多晶硅层50的上表面生长绝缘层60。在本实施例中，所述绝缘层60为二氧化硅层。在其他实施例中，所述绝缘层60也可以为含硼的磷硅玻璃(BPSG)或者不含硼的磷硅玻璃(PSG)。详细地，所述二氧化硅层为采用低压力化学气相沉积法热解正硅酸乙脂沉积得到，且所述二氧化硅层的厚度为300～1000nm。

[0090] 请参阅图11，执行步骤S9：在所述掺杂区41表面形成扩散区43。具体地，采用快速退火处理，高温激发所述多晶硅层50中的所述第一导电类型杂质扩散至所述多晶硅层50外围的第二外延层40的表层中，即所述掺杂区41的表层中，由于所述多晶硅层50中第一导电类型杂质的掺杂浓度相对高于所述掺杂区41中第二导电类型杂质的掺杂浓度，当所述第一导电类型杂质大量扩散至所述表层中时，所述表层反型并形成第一导电类型的扩散区43。在本实施例中，所述第一导电类型为N型，则所述第一导电类型杂质为含磷、砷或锑等元素的物质。在其他实施例中，若所述第一导电类型为P型，则所述第一导电类型杂质为含硼、铟或镓等元素的物质。优选地，所述快速退火处理是在氮气气氛下进行，所述快速退火处理的温度为1050-1100℃，所述快速退火处理的时间为30-120s。由于所述扩散区43是所述多晶硅层50中的杂质向外扩散而形成的，其可避免离子注入而造成的残余损伤，同时可以做出较浅的发射结。

[0091] 请参阅图2，执行步骤S10：刻蚀所述绝缘层60形成接触孔61，在所述绝缘层60上表面生长金属层，刻蚀所述金属层形成连接所述高掺杂区42的基极71和连接所述多晶硅层50的发射极72，在所述衬底10的下表面生长集电极73。

[0092] 具体地，刻蚀所述绝缘层60并在所述绝缘层60内形成接触孔61。所述接触孔61包括基极接触孔61a和发射极接触孔61b。所述基极接触孔61a对应所述高掺杂区42，且其在深度方向上的投影区域被包含在所述高掺杂区42在深度方向上的投影区域内，所述发射极接触孔61b与所述多晶硅层50对应，且其在深度方向上的投影区域也分别被包含在其所对应的多晶硅层50在深度方向上的投影区域内。具体地，在所述绝缘层60表面覆盖一层光刻胶层(图未示)，之后采用具有所述基极接触孔61a和发射极接触孔61b图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述基极接触孔61a和发射极接触孔61b图形一致的窗口(图未示)。通过所述窗口对所述绝缘层60进行贯穿刻蚀以形成基极接触孔61a和发射极接触孔61b，这时，所述基极接触孔61a的一端开口位于所述绝缘层60表面，所述基极接触孔61a的另一端开口与所述高掺杂区42连接，而所述发射极接触孔61b的一端开口位于所述绝缘层60表面，所述发射极接触孔61b的另一端开口与所述多晶硅层50连接。

[0093] 进一步，分别在所述基极接触孔61a和发射极接触孔61b内填充金属并形成基极71和发射极72，所述基极71与所述高掺杂区42接触，所述发射极72与所述多晶硅层50接触。具体地，形成所述基极71和发射极72的步骤包括：在所述基极接触孔61a和发射极接触孔61b内填充满金属，并同时在所述绝缘层60表面形成一层金属层。在所述金属层表面覆盖一层光刻胶层，对所述光刻胶层进行曝光、显影形成窗口；通过所述窗口对所述金属层进行刻蚀，并将所属金属层分割成彼此独立的多个部分，其中一些部分与所述基极接触孔61a内填充的金属连接并共同构成所述基极71，另外一些部分与填充在所述发射极接触孔61b内的金属连接并形成所述发射极72。

[0094] 更进一步，在所述衬底10背面，即所述衬底10相对所述第一外延层20的一侧表面沉积一层金属层，所述金属层形成所述集电极73。

[0095] 以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。