本发明公开了一种模拟单光子脉冲源装置与方法，装置包括石英晶振、三个以上的低速泊松脉冲发生器以及多输入逻辑或门电路。方法包括以下步骤：1）生成低速泊松脉冲信号；2）生成模拟单光子脉冲信号等步骤。本发明与现有技术相比的有益效果是：本发明装置基于FPGA的可重构性质集成度高，组成简单，成本低，所用的逻辑门总数少，对CPU的要求低，本发明方法基于布尔网络模拟单光子脉冲信号源且利用FPGA并行处理的特点，实现泊松分布模型，具有高效、方便、信噪比高、稳定性好、成本低的优点，对单光子脉冲信号源的模拟程度接近真实情况的理想单光子脉冲信号源。
1.一种模拟单光子脉冲信号源的装置，其特征在于：包括石英晶振（1）、三个以上的低速泊松脉冲发生器（2）以及多输入逻辑或门电路；
所述石英晶振（1）与低速泊松脉冲发生器（2）的输入端相连，用于产生50M基准时钟信号并向低速泊松脉冲发生器（2）输入，各低速泊松脉冲发生器（2）为并联；所述各低速泊松脉冲发生器（2）的输出端分别与多输入逻辑或门电路的输入端相连；所述的多输入逻辑或门电路输出模拟单光子脉冲信号。
2.根据权利要求1所述的模拟单光子脉冲信号源的装置，其特征在于：所述的低速泊松脉冲信号发生器（2）包括分频器（201）、布尔网络模块（202）、伯努利提取状态机（203）；
所述的低速泊松脉冲信号发生器（2）的输入端输入50M基准时钟信号，然后同时输入分频器（201）和伯努利提取状态机（203）；
所述的布尔网络模块（202）包括8个并行排列的异或环形振荡器（2021），所述异或环形振荡器（2021）的两端分别与分频器（201）和伯努利提取状态机（203）连接；
所述的分频器输出两路25M分频时钟信号，其中一路同时输入布尔网络模块（202）内所有的异或环形振荡器（2021），另一路输入伯努利提取状态机（203）；
所述布尔网络模块（202）内的异或环形振荡器（2021）输出的随机方波信号输入伯努利提取状态机（203）；
所述的伯努利提取状态机（203）输出低速泊松脉冲信号。
3.一种模拟单光子脉冲源的方法，其特征在于：包括以下步骤：
1.1)对50M基准时钟信号进行1/2分频，得到25M分频时钟信号；
1.2)将25M分频时钟信号同时输入8个并行排列的异或环形振荡器（2021）；
1.3)每一个异或环形振荡器（2021）输出一路“0”和“1”均匀分布的随机方波信号，方波的高电平宽度为分频时钟周期的整数倍；
1.4)8个并行排列的异或环形振荡器（2021）输出的8路随机方波信号输入伯努利提取状态机（203）；
1.5)伯努利提取状态机（203）输出低速泊松脉冲信号；伯努利提取状态机（203）的工作如下：
1.5.1)50M时钟信号作为基准时钟，采用脉冲下降沿检测的方法检测分频时钟的下降沿；
1.5.2)当检测到分频时钟的下降沿时，判断输入的8路随机方波信号的值，当值大于预设阈值时，伯努利提取状态机（203）输出一个高电平脉冲，脉冲宽度为50M基准时钟周期宽度20ns；当值小于等于预设阈值时，伯努利提取状态机（203）输出低电平；
1.5.3)重复步骤1 .5 .1和1 .5 .2，输出一系列离散的宽度为20ns的脉冲信号即为低速泊松脉冲信号；
2)将上述各个低速泊松脉冲信号输入多输入逻辑或门进行相或运算，得到高速的泊松脉冲信号，即为模拟单光子脉冲信号。
一种模拟单光子脉冲信号源的装置及方法
技术领域
[0001] 本发明设计属于随机信号源技术领域，特别是设计一种模拟单光子脉冲信号源的装置与方法。
背景技术
[0002] 光子，是光的最小能量量子。单光子探测技术，是近些年刚刚起步的一种新式光电探测技术，其原理是利用基于新式光电效应的单光子探测器，对入射的单个光子进行探测和计数，以实现对极微弱目标信号的探测。在许光信号强度仅为几个光子能量级的新兴应用中，单光子探测探测计数可以一展身手。该技术已在生物光子学、医学影像、非破坏性材料检查、量子成像、量子通信等方面取得广泛应用。
[0003] 目前常用的单光子探测器有：光电倍增管（PMT）、雪崩二极管（APD），和超导单光子探测器。当单光子探测器探测到极微弱的光信号时，输出离散的随机单光子脉冲序列。通过对输出的离散单光子脉冲信号进行处理获取光信号携带的信息。由于单光子探测器非常昂贵精密，操作复杂，容易损坏，在将单光子探测器应用到光通信、生物医学成像、量子通信和成像领域，研发相关实验系统、原理样机和产品时，如能通过电子学的方法模拟单光子脉冲信号输出，用于测试系统和验证其他部分的功能，能极大的降低研发成本和提高研发速度。
发明内容
[0004] 本发明的目的在于克服现有技术的不足，针对单光子探测器昂贵容易损坏的问题，提供一种模拟单光子脉冲信号源的装置，及采用该装置产生单光子脉冲信号源的方法，能极大的降低研发单光子探测的成本和提高研发速度。
[0005] 为了实现本发明的目的,本发明采用的技术方案为：
[0006] 一种模拟单光子脉冲信号源的装置，包括石英晶振、三个以上的低速泊松脉冲发生器以及多输入逻辑或门电路；
[0007] 所述石英晶振用于产生50M基准时钟信号，各脉冲发生器为并联；
[0008] 所述各低速泊松脉冲发生器的输出端分别与多输入逻辑或门电路的输入端相连；
[0009] 所述的多输入逻辑或门电路输出模拟单光子脉冲信号。
[0010] 所述的低速泊松脉冲信号发生器包括分频器、布尔网络模块、伯努利提取状态机；
[0011] 所述的低速泊松脉冲信号发生器的输入端输入50M基准时钟信号，然后同时输入分频器和伯努利提取状态机；
[0012] 所述的布尔网络模块包括8个并行排列的异或环形振荡器，所述异或环形振荡器的两端分别与分频器和伯努利提取状态机连接；
[0013] 所述的分频器输出两路25M分频时钟信号，其中一路同时输入布尔网络模块内所有的异或环形振荡器，另一路输入伯努利提取状态机；
[0014] 所述布尔网络模块内的异或环形振荡器输出的随机方波信号输入伯努利提取状态机；
[0015] 所述的伯努利提取状态机输出低速泊松脉冲信号。
[0016] 一种模拟单光子脉冲源的方法，包括以下步骤：
[0017] 1】生成低速泊松脉冲信号；
[0018] 1.1】对50M基准时钟信号进行1/2分频，得到25M分频时钟信号；
[0019] 1.2】将25M分频时钟信号同时输入8个并行排列的异或环形振荡器；
[0020] 1.3】每一个异或环形振荡器输出一路“0”和“1”均匀分布的随机方波信号，方波的高电平宽度为分频时钟周期的整数倍；
[0021] 1.4】8个并行排列的异或环形振荡器输出的8路随机方波信号输入伯努利提取状态机；
[0022] 1.5】伯努利提取状态机输出低速泊松脉冲信号；伯努利提取状态机的工作如下：
[0023] 1.5.1】50M时钟信号作为基准时钟，采用脉冲下降沿检测的方法检测分频时钟的下降沿；
[0024] 1.5.2】当检测到分频时钟的下降沿时，判断输入的8路随机方波信号的值，当值大于预设阈值时，伯努利提取状态机输出一个高电平脉冲，脉冲宽度为50M基准时钟周期宽度20ns；当值小于等于预设阈值时，伯努利提取状态机输出低电平；
[0025] 1.5.3】重复步骤1.5.1和1.5.2，输出一系列离散的宽度为20ns的脉冲信号即为低速泊松脉冲信号；
[0026] 2】将上述各个低速泊松脉冲信号输入多输入逻辑或门进行相或运算，得到高速的泊松脉冲信号，即为模拟单光子脉冲信号。
[0027] 本发明的有益效果在于：
[0028] 1. 模拟性好。本发明模拟单光子脉冲信号源，利用布尔网络中异或环形振荡器生成均匀随机方波信号，采用脉冲下降沿检测的办法调整脉冲信号位宽，符合单光子脉冲信号的泊松分布模型。
[0029] 2. 连续、无限、高速的模拟单光子脉冲信号输出方法。布尔网络连续不断地产生8路并行排列的均匀随机方波信号，利用多路低速泊松脉冲相或的方法提高脉冲产生频率，因此实现了单光子源脉冲可以连续、无限、高速地输出。
[0030] 3. 用FPGA来实现输出模拟单光子脉冲信号，具有非常高的灵活性。一是由于FPGA的并行运算性，很容易产生多通道的随机方波信号和多路低速泊松脉冲信号的同步输出。二是FPGA输出的频率可以选择，电平可以选择，因此采用FPGA产生模拟单光子脉冲信号，具有非常高的灵活性。
附图说明
[0031] 图1是本发明一种模拟单光子脉冲信号源的装置的结构示意框图。
[0032] 图2是低速泊松脉冲信号发生器装置的结构示意框图。
[0033] 图3是异或环形振荡器的示意图。
[0034] 图4是产生低速泊松脉冲信号时序图。
[0035] 图5是产生模拟单光子脉冲信号时序图。
具体实施方式
[0036] 下面结合附图和实施例对本发明进一步说明：
[0037] 参见图1-5。
[0038] 本发明涉及一种模拟单光子脉冲信号源的装置，如图1，包括石英晶振1、三个以上的低速泊松脉冲发生器2以及多输入逻辑或门电路，本实施例中为八个低速泊松信号发生器；
[0039] 所述石英晶振1用于产生50M基准时钟信号，各脉冲发生器2为并联；
[0040] 所述各低速泊松脉冲发生器2的结构如图2所示，其输出端分别与多输入逻辑或门电路的输入端相连；
[0041] 所述的多输入逻辑或门电路输出模拟单光子脉冲信号。
[0042] 所述的低速泊松脉冲信号发生器2包括分频器201、布尔网络模块202、伯努利提取状态机203；
[0043] 所述的低速泊松脉冲信号发生器2的输入端输入50M基准时钟信号，然后同时输入分频器201和伯努利提取状态机203；
[0044] 所述的布尔网络模块202包括8个并行排列的异或环形振荡器2021，所述异或环形振荡器2021的两端分别与分频器201和伯努利提取状态机203连接；所述异或环形振荡器由3个XOR运算节点和1个XNOR运算节点组成，且所有运算节点均为自主节点，不依赖于时钟信号，如图3所示；
[0045] 所述的分频器输出两路25M分频时钟信号，其中一路同时输入布尔网络模块202内所有的异或环形振荡器2021，另一路输入伯努利提取状态机203；
[0046] 所述布尔网络模块202内的异或环形振荡器2021输出的随机方波信号输入伯努利提取状态机203；
[0047] 所述的伯努利提取状态机203输出低速泊松脉冲信号。
[0048] 同时，本案还公开了一种模拟单光子脉冲源的方法，包括以下步骤：
[0049] 1】生成低速泊松脉冲信号；
[0050] 1.1】对50M基准时钟信号进行1/2分频，得到25M分频时钟信号；
[0051] 1.2】将25M分频时钟信号同时输入8个并行排列的异或环形振荡器2021；
[0052] 1.2.1利用Verilog硬件描述语言编程建立3个XOR运算节点和1个XNOR运算节点，所述的3个XOR运算节点和1个XNOR运算节点均有三个输入和一个输出，三个输入分别来自与该节点相邻的两个节点的输出及自身的输出，XOR节点的输出来自对三个输入进行异或操作，XNOR节点的输出来自对三个输入进行异或非操作，生成的4个布尔网络节点不基于时钟信号，均为自主节点；
[0053] 1.2.2 将4个布尔网络节点相互连接，生成一个异或环振荡器，所述异或环振荡器中3个节点进行XOR运算，1个节点进行XNOR运算；
[0054] 1.2.3 包括XNOR节点在内的彼此相距最远的四个节点的输出作为二级输入，二级运算进行同步于时钟信号的异或运算，从而产生一个随机位“0”或“1”，所述的四个节点包括1个XNOR运算节点和3个XOR运算节点，且该四输入二级异或运算输出同步于分频器输出时钟信号；
[0055] 1.3】每一个异或环形振荡器2021输出一路“0”和“1”均匀分布的随机方波信号，方波的高电平宽度为分频时钟周期的整数倍；
[0056] 1.4】8个并行排列的异或环形振荡器2021输出的8路随机方波信号输入伯努利提取状态机203；
[0057] 1.5】伯努利提取状态机203输出低速泊松脉冲信号；伯努利提取状态机（203）的工作如下：
[0058] 1.5.1】50M时钟信号作为基准时钟，采用脉冲下降沿检测的方法检测分频时钟的下降沿；
[0059] 1.5.2】当检测到分频时钟的下降沿时，判断输入的8路随机方波信号的值，当值大于预设阈值时(本实施例所设阈值为127)，伯努利提取状态机（203）输出一个高电平脉冲，脉冲宽度为50M基准时钟周期宽度20ns；当值小于等于预设阈值时，伯努利提取状态机（203）输出低电平，如图4所示；
[0060] 1.5.3】重复步骤1.5.1和1.5.2，输出一系列离散的宽度为20ns的脉冲信号即为低速泊松脉冲信号；
[0061] 2】将上述各个低速泊松脉冲信号输入多输入逻辑或门进行相或运算，得到高速的泊松脉冲信号，即为模拟单光子脉冲信号，如图5所示。
[0062] 以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
