板卡式多通道数据采集系统的同步方法

摘要

本发明公开了一种板卡式多通道数据采集系统的同步方法，首先对时钟网络进行设计，然后根据板卡式多通道数据采集系统中各模块的时钟对主、从时钟源芯片进行设计，并对关键时钟路径PCB进行设计，构建了两级扇出时钟树，在系统初始化时进行主、从时钟源的同步以及从时钟源输出时钟同步，并在采集板卡中设置前端传输调整缓存模块，在信息处理主板中设置数据存储FIFO，从而实现采集数据同步。本发明通过对时钟线布置、时钟生成和初始化方法进行改进，提高多通道采集数据的同步性能。

权利要求

1.一种板卡式多通道数据采集系统的同步方法，其特征在于，包括以下步骤：

S1：在板卡式多通道数据采集系统的信号处理主板中设置主时钟源，在每个采集板卡中设置从时钟源，采用以下方式构建得到时钟网络：主时钟源产生参考时钟信号CLK_MOUT，分为N+1路，N表示板卡式多通道数据采集系统中的通道数量，其中N路参考时钟信号输出至信号处理主板中的N个卡槽数据处理单元，1路参考时钟信号输出至信号处理主板中的后端FPGA作为后端FPGA的数据处理同步时钟；每个卡槽数据处理单元与对应采集板卡中的高速接口器进行时钟传输，将参考时钟信号CLK_MOUT传输至对应采集板卡中的从时钟源；

在每个采集板卡中，从时钟源以参考时钟信号CLK_MOUT作为输入，生成Hn+2路时钟信号CLK_SOUT，Hn表示第n个采集板卡中ADC的数量，Hn路时钟分别输出至采集板卡中的Hn片ADC作为采集参考时钟，1路时钟作为传输时域参考时钟，1路作为采集板卡到信号处理主板的数据传输同步时钟；

S2：记N个采集板卡中ADC所需的参考时钟频率为fADC_n，n＝1,2,…,N，采集板卡到信号处理主板的数据传输同步时钟频率为fM_SYNC，信号处理主板中后端FPGA的数据处理同步时钟为fSYS，则参考时钟信号CLK_MOUT的频率fREF计算公式如下：fREF≥max{fADC_1,fADC_2,…,fADC_N,fM_SYNC,fSYS}主时钟源芯片的输出频率fout、输出路数K应满足如下关系：

fout≥fREF

K≥N+1

N个采集板卡采用同型号从时钟源芯片，其时钟输出路数L、时钟输入频率fS_in、时钟输出频率fS_out应满足如下关系：L≥max{H1,H2,…,HN}+2

fS_in≥fREF

fS_out≥max{fADC_1,fADC_2,…,fADC_N}

根据以上方法确定主、从时钟源参数，生成主、从时钟源的控制指令；

S3：在信息处理主板进行PCB设计时，需要令N+1路参考时钟信号CLK_MOUT的传输线等长，令N个采集板卡与信息处理主板之间的数据传输线与参考时钟信号CLK_MOUT的传输线等长；

在N个采集板卡进行PCB设计时，需要令每个采集板卡中从时钟源芯片输出的Hn+2路时钟信号CLK_SOUT的传输线与Hn个ADC至高速接口器的数据传输线均等长；

S4：在板卡式多通道数据采集系统进行初始化时，对主、从时钟源进行同步，首先建立一个N+2叉树的时钟复位链路TCLOCK_RST，即由树根控制端RSTNmain控制的两类树叶控制端RSTNMaster、RSTNslave_n的复位链路，树根控制端RSTNmain直接由系统上位机进行控制，树叶控制端RSTNMaster和RSTNslave_n分别控制主、从时钟源芯片的复位端口，其中RSTNMaster控制主时钟源的芯片复位，N个RSTNslave_n控制N路从时钟源的芯片复位；然后基于树型时钟复位链路进行主、从时钟源同步，具体步骤包括：S4.1：上位机控制RSTNMaster对主时钟源芯片执行一次复位操作；

S4.2：上位机根据步骤S2所生成的主时钟源控制指令对主时钟源芯片寄存器进行配置；

S4.3：上位机根据步骤S2生成的主时钟源控制指令对主时钟源芯片进行同步操作，等待一段时间直到主时钟源的K路时钟输出同步，然后进入步骤S4.4；

S4.4：上位机通过N个RSTNslave_n对N个采集插槽中的从时钟芯片进行同时复位操作；

S4.5：上位机根据步骤S2生成的从时钟源控制指令对从时钟芯片寄存器进行同时配置；

S4.6：上位机根据步骤S2生成的从时钟源控制指令对从时钟芯片进行同步操作，等待一段时间直到从时钟源的L路时钟输出同步，主、从时钟同步完成；

S5：在板卡式多通道数据采集系统进行初始化时，对从时钟源的输出时钟进行同步，首先建立一个L叉树的ADC复位链路TADC_RST，通过该复位链路传输上位机发送的ADC采集同步复位信号，ADC复位链路TADC_RST的树根控制端RSTNADC由上位机控制，L叉树叶控制端的N个复位信号RSTNADC_n通过同步控制专用接口转发至N个采集板卡中的ADC同步采集端口；然后基于该ADC复位链路进行从时钟源输出时钟同步，具体步骤包括：S5.1：等待主、从时钟同步稳定输出后，通过上位机控制N个采集板卡的复位端信号RSTNADC_n，完成一次用于N个采集板卡的集中复位操作；

S5.2：上位机根据预设的同步方式对ADC进行同步操作，等待一段时间直到所有ADC完成同步；

S6：在采集板卡的高速接口器之前设置一个前端传输调整缓存模块，在板卡式多通道数据采集系统进行数据采集时，在数据从采集板卡上传至信号处理主板之前，由前端传输调整缓存模块对数据进行跨时钟域转换，将数据时钟转换至数据传输同步时钟上；

S7：在信号处理主板的后端FPGA中配置数据存储FIFO对采集板卡上传的数据进行接收缓存，数据存储FIFO的读写时钟均为后端FPGA的数据处理同步时钟，数据存储FIFO的读写控制端由后端FPGA与上位机的DMA传输机制控制，上位机采用DMA机制从数据存储FIFO中读取数据进行波形的同步显示。

说明书

板卡式多通道数据采集系统的同步方法

技术领域

[0001] 本发明属于多通道数据采集系统技术领域，更为具体地讲，涉及一种板卡式多通道数据采集系统的同步方法。

背景技术

[0002] 在现有的数字多通道采集系统中，部分示波记录仪系统拥有应对多范围信号采集功能，具体的采集信号可能涉及到温度，应变，频率，逻辑，电流电压等模拟信号的捕获。在业界应对不同的采集对象往往是通过设计隔离采集板卡与主机进行数据的交互，单张采集卡对位于单个卡槽。因此卡槽的同步精度成为了该类系统设计的一个俨然指标和难点，其精确度往往要求在纳秒级以上。

[0003] 随着国内数字示波记录仪的技术发展，采集系统的带宽也越来越高，通道数亦越来越多，而多个通道务必就带来每个通道间的互不同步问题。目前国内市面上的基于多路转换器的多通道数据采集系统在较高精度的测量环境下的同步采集可行性方案仍较少。

[0004] 在解决高速多通道同步采集的现有的技术中，有利用通路控制器的方法通过产生一个带有触发沿的矫正信号以计算各采集通道的理论偏移采样点数，通过控制偏移显示的方式，进行波形的重现与矫正。上述技术方法的优点在于可移植性好，可应对不同的非同步采集机构进行同步数据显示，但是仅为对非同步的现象结果的角度出发来解决非同步技术难题。

[0005] 解决高速数字系统的另一种多通道信号同步方法在于计算好各通路延迟偏差后，根据各个接收数据通路的延迟偏差将各个从接收数据通路除主通路外其它接收通路的延迟同步到所述主通路上。以实现通道间的延迟补偿和数据同步显示操作。此方法的优点在于针对于各个通道的延迟补偿将不受FIFO深度的限制，避免了数据路径延迟不一的难题，但在设计中应对多通道的系统时必须考虑FPGA逻辑资源满足情况和数据丢点情况。

[0006] 在对国内外多通道高精度同步设计技术的研究后发现，多通道采集系统同步的先决条件定位于时钟的抖动与传输时钟同步与否。

[0007] 综上所述，现有技术中缺乏一种在保证数据可靠的前提下从时钟方案的角度出发处理多路数据相位不同步，兼节省更多的逻辑资源的解决方案。

发明内容

[0008] 本发明的目的在于克服现有技术的不足，提供一种板卡式多通道数据采集系统的同步方法，通过对时钟线布置、时钟生成和初始化方法进行改进，提高多通道采集数据的同步性能。

[0009] 为了实现以上发明目的，本发明板卡式多通道数据采集系统的同步方法包括以下步骤：

[0010] S1：在板卡式多通道数据采集系统的信号处理主板中设置主时钟源，在每个采集板卡中设置从时钟源，采用以下方式构建得到时钟网络：

[0011] 主时钟源产生参考时钟信号CLK_MOUT，分为N+1路，N表示板卡式多通道数据采集系统中的通道数量，其中N路参考时钟信号输出至信号处理主板中的N个卡槽数据处理单元，1路参考时钟信号输出至信号处理主板中的后端FPGA作为后端FPGA的数据处理同步时钟；每个卡槽数据处理单元与对应采集板卡中的高速接口器进行时钟传输，将参考时钟信号CLK_MOUT传输至对应采集板卡中的从时钟源；

[0012] 在每个采集板卡中，从时钟源以参考时钟信号CLK_MOUT作为输入，生成Hn+2路时钟信号CLK_SOUT，Hn表示第n个采集板卡中ADC的数量，Hn路时钟分别输出至采集板卡中的Hn片ADC作为采集参考时钟，1路时钟作为传输时域参考时钟，1路作为采集板卡到信号处理主板的数据传输同步时钟；

[0013] S2：记N个采集板卡中ADC所需的参考时钟频率为fADC_n，n＝1,2,…,N，采集板卡到信号处理主板的数据传输同步时钟频率为fM_SYNC，信号处理主板中后端FPGA的数据处理同步时钟为fSYS，则参考时钟信号CLK_MOUT的频率fREF计算公式如下：

[0014] fREF≥max{fADC_1,fADC_2,…,fADC_N,fM_SYNC,fSYS}

[0015] 主时钟源芯片的输出频率fout、输出路数K应满足如下关系：

[0016] fout≥fREF

[0017] K≥N+1

[0018] N个采集板卡采用同型号从时钟源芯片，其时钟输出路数L、时钟输入频率fS_in、时钟输出频率fS_out应满足如下关系：

[0019] L≥max{H1,H2,…,HN}+2

[0020] fS_in≥fREF

[0021] fS_out≥max{fADC_1,fADC_2,…,fADC_N}

[0022] 根据以上方法确定主、从时钟源参数，生成主、从时钟源的控制指令；

[0023] S3：在信息处理主板进行PCB设计时，需要令N+1路参考时钟信号CLK_MOUT的传输线等长，令N个采集板卡与信息处理主板之间的数据传输线与参考时钟信号CLK_MOUT的传输线等长；

[0024] 在N个采集板卡进行PCB设计时，需要令每个采集板卡中从时钟源芯片输出的Hn+2路时钟信号CLK_SOUT的传输线与Hn个ADC至高速接口器的数据传输线均等长；

[0025] S4：在板卡式多通道数据采集系统进行初始化时，对主、从时钟源进行同步，首先建立一个N+2叉树的时钟复位链路TCLOCK_RST，即由树根控制端RSTNmain控制的两类树叶控制端RSTNMaster、RSTNslave_n的复位链路，树根控制端RSTNmain直接由系统上位机进行控制，树叶控制端RSTNMaster和RSTNslave_n分别控制主、从时钟源芯片的复位端口，其中RSTNMaster控制主时钟源的芯片复位，N个RSTNslave_n控制N路从时钟源的芯片复位；然后基于树型时钟复位链路进行主、从时钟源同步，具体步骤包括：

[0026] S4.1：上位机控制RSTNMaster对主时钟源芯片执行一次复位操作；

[0027] S4.2：上位机根据步骤S2所生成的主时钟源控制指令对主时钟源芯片寄存器进行配置；

[0028] S4.3：上位机根据步骤S2生成的主时钟源控制指令对主时钟源芯片进行同步操作，等待一段时间直到主时钟源的K路时钟输出同步，然后进入步骤S4.4；

[0029] S4.4：上位机通过N个RSTNslave_n对N个采集插槽中的从时钟芯片进行同时复位操作；

[0030] S4.5：上位机根据步骤S2生成的从时钟源控制指令对从时钟芯片寄存器进行同时配置；

[0031] S4.6：上位机根据步骤S2生成的从时钟源控制指令对从时钟芯片进行同步操作，等待一段时间直到从时钟源的L路时钟输出同步，主、从时钟同步完成；

[0032] S5：在板卡式多通道数据采集系统进行初始化时，对从时钟源的输出时钟进行同步，首先建立一个L叉树的ADC复位链路TADC_RST，通过该复位链路传输上位机发送的ADC采集同步复位信号，ADC复位链路TADC_RST的树根控制端RSTNADC由上位机控制，L叉树叶控制端的N个复位信号RSTNADC_n通过同步控制专用接口转发至N个采集板卡中的ADC同步采集端口；然后基于该ADC复位链路进行从时钟源输出时钟同步，具体步骤包括：

[0033] S5.1：等待主、从时钟同步稳定输出后，通过上位机控制N个采集板卡的复位端信号RSTNADC_n，完成一次用于N个采集板卡的集中复位操作；

[0034] S5.2：上位机根据预设的同步方式对ADC进行同步操作，等待一段时间直到所有ADC完成同步；

[0035] S6：在采集板卡的高速接口器之前设置一个前端传输调整缓存模块，在板卡式多通道数据采集系统进行数据采集时，在数据从采集板卡上传至信号处理主板之前，由前端传输调整缓存模块对数据进行跨时钟域转换，将数据时钟转换至数据传输同步时钟上；

[0036] S7：在信号处理主板的后端FPGA中配置数据存储FIFO对采集板卡上传的数据进行接收缓存，数据存储FIFO的读写时钟均为后端FPGA的数据处理同步时钟，数据存储FIFO的读写控制端由后端FPGA与上位机的DMA传输机制控制，上位机采用DMA机制从数据存储FIFO中读取数据进行波形的同步显示。

[0037] 本发明板卡式多通道数据采集系统的同步方法，首先对时钟网络进行设计，然后根据板卡式多通道数据采集系统中各模块的时钟对主、从时钟源芯片进行设计，并对关键时钟路径PCB进行设计，构建了两级扇出时钟树，在系统初始化时进行主、从时钟源的同步以及从时钟源输出时钟同步，并在采集板卡中设置前端传输调整缓存模块，在信息处理主板中设置数据存储FIFO，从而实现采集数据同步。

[0038] 本发明具有以下有益效果：

[0039] 1)本发明通过时钟设计和硬件设置，处理采集数据传输过程中所产生的时域相位误差以达到采集数据信号同步；

[0040] 2)本发明针对板卡式多通道数据采集系统，从硬件角度出发，卡槽隔离传输数据与时钟链路，使得单独的卡槽可适用多种类型的采集卡以完成多路采集系统数据同步工作；

[0041] 3)同时，随着测量通道数与ADC采样精度的增加，数据位宽加大，在FPGA中务必消耗更多的资源来处理该类问题，相较与其他通道同步方法，本发明在保证了数据传输可靠的前提下无需消耗额外更多的FPGA硬件逻辑资源的，更具有成本优势。

附图说明

[0042] 图1是本发明板卡式多通道数据采集系统的同步方法的具体实施方式流程图；

[0043] 图2是现有板卡式多通道数据采集系统的结构图；

[0044] 图3是基于现有同步方法的板卡式多通道数据采集系统对第一组信号源的采集信号显示图；

[0045] 图4是基于现有同步方法的板卡式多通道数据采集系统对第二组信号源的采集信号显示图；

[0046] 图5是基于现有同步方法的板卡式多通道数据采集系统对第三组信号源的采集信号显示图；

[0047] 图6是基于本发明的板卡式多通道数据采集系统对第一组信号源的采集信号显示图；

[0048] 图7是基于本发明的板卡式多通道数据采集系统对第二组信号源的采集信号显示图；

[0049] 图8是基于本发明的板卡式多通道数据采集系统对第三组信号源的采集信号显示图。

具体实施方式

[0050] 下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

[0051] 实施例

[0052] 图1是本发明板卡式多通道数据采集系统的同步方法的具体实施方式流程图。如图1所示，本发明板卡式多通道数据采集系统的同步方法的具体步骤包括：

[0053] S101：时钟网络构建：

[0054] 图2是现有板卡式多通道数据采集系统的结构图。如图2所示，现有技术中的多通道数据采集系统包括多个采集板卡、信号处理主板、上位机、显示屏，其中每个采集板卡对应一个通道，采集板卡中的时钟为从时钟，信号处理主板中的时钟为主时钟。在每个采集板卡中，模拟信号经信号调理模块调理后进行ADC模块进行采集，输入前端FPGA进行预处理后，通过高速接口器发送给信号处理主板。在信号处理主板中，对每个采集板卡配置一个卡槽数据处理单元，接收采集板卡上传的数据并转发给后端FPGA，后端FPGA进行进一步处理后通过高速通信接口发送给上位机进行处理和显示。

[0055] 为了实现板卡式多通道数据采集系统的同步，在信号处理主板中设置主时钟源，在每个采集板卡中设置从时钟源，采用以下方式构建得到时钟网络：

[0056] 主时钟源产生参考时钟信号CLK_MOUT，分为N+1路，N表示板卡式多通道数据采集系统中的通道数量，其中N路参考时钟信号输出至信号处理主板中的N个卡槽数据处理单元，1路参考时钟信号输出至信号处理主板中的后端FPGA作为后端FPGA的数据处理同步时钟。每个卡槽数据处理单元与对应采集板卡中的高速接口器进行时钟传输，将参考时钟信号CLK_MOUT传输至对应采集板卡中的从时钟源。

[0057] 在每个采集板卡中，从时钟源以参考时钟信号CLK_MOUT作为输入，生成Hn+2路时钟信号CLK_SOUT，Hn表示第n个采集板卡中ADC的数量，Hn路时钟分别输出至采集板卡中的Hn片ADC作为采集参考时钟，1路时钟作为传输时域参考时钟，1路作为采集板卡到信号处理主板的数据传输同步时钟。

[0058] S102：时钟设计：

[0059] 记N个采集板卡中ADC所需的参考时钟频率为fADC_n，n＝1,2,…,N，采集板卡到信号处理主板的数据传输同步时钟频率为fM_SYNC，信号处理主板中后端FPGA的数据处理同步时钟为fSYS，则参考时钟信号CLK_MOUT的频率fREF计算公式如下：

[0060] fREF≥max{fADC_1,fADC_2,…,fADC_N,fM_SYNC,fSYS}

[0061] 因此主时钟源芯片的输出频率fout、输出路数K应满足如下关系：

[0062] fout≥fREF

[0063] K≥N+1

[0064] N个采集板卡采用同型号从时钟源芯片，其时钟输出路数L、时钟输入频率fS_in、时钟输出频率fS_out应满足如下关系：

[0065] L≥max{H1,H2,…,HN}+2

[0066] fS_in≥fREF

[0067] fS_out≥max{fADC_1,fADC_2,…,fADC_N}

[0068] 其中，Hn表示第n个采集板卡中ADC的数量。

[0069] 一般来说，主、从时钟源芯片还应具有多路时钟输出相位调节、动态延时设置、输出同步设置等功能。

[0070] 根据以上方法确定主、从时钟源参数，生成主、从时钟源的控制指令。除上述参数以外的其他参数，可以通过查询时钟芯片数据手册获取。

[0071] S103：关键时钟路径PCB设计：

[0072] 在信息处理主板进行PCB设计时，需要令N+1路参考时钟信号CLK_MOUT的传输线等长，令N个采集板卡与信息处理主板之间的数据传输线与参考时钟信号CLK_MOUT的传输线等长。

[0073] 在N个采集板卡进行PCB设计时，需要令每个采集板卡中从时钟源芯片输出的Hn+2路时钟信号CLK_SOUT的传输线与Hn个ADC至高速接口器的数据传输线均等长。

[0074] 在进行物理传输线等长处理时，每组等长传输线的误差应该保持在一定范围内，可以根据实验得到误差数据。

[0075] S104：主、从时钟源同步：

[0076] 在板卡式多通道数据采集系统进行初始化时，需要对主、从时钟源进行同步。首先需要建立一个N+2叉树的时钟复位链路TCLOCK_RST，即由树根控制端RSTNmain控制的两类树叶控制端RSTNMaster、RSTNslave_n的复位链路，树根控制端RSTNmain直接由系统上位机进行控制，树叶控制端RSTNMaster和RSTNslave_n分别控制主、从时钟源芯片的复位端口，其中RSTNMaster控制主时钟源的芯片复位，N个RSTNslave_n控制N路从时钟源的芯片复位。然后基于树型时钟复位链路进行主、从时钟源同步，具体步骤包括：

[0077] S4.1：上位机控制RSTNMaster对主时钟源芯片执行一次复位操作。

[0078] S4.2：上位机根据步骤S102所生成的主时钟源控制指令对主时钟源芯片寄存器进行配置。

[0079] S4.3：上位机根据步骤S102生成的主时钟源控制指令对主时钟源芯片进行同步操作，等待一段时间直到主时钟源的K路时钟输出同步，然后进行步骤S4.4。等待时间可以根据需要进行设置。

[0080] S4.4：上位机通过N个RSTNslave_n对N个采集插槽中的从时钟芯片进行同时复位操作。

[0081] S4.5：上位机根据步骤S102生成的从时钟源控制指令对从时钟芯片寄存器进行同时配置。

[0082] S4.6：上位机根据步骤S102生成的从时钟源控制指令对从时钟芯片进行同步操作，等待一段时间直到从时钟源的L路时钟输出同步，主、从时钟同步完成。

[0083] S105：从时钟源输出时钟同步：

[0084] 在板卡式多通道数据采集系统进行初始化时，需要对从时钟源的输出时钟进行同步。建立一个L叉树的ADC复位链路TADC_RST，通过该复位链路传输上位机发送的ADC采集同步复位信号，ADC复位链路TADC_RST的树根控制端RSTNADC由上位机控制，L叉树叶控制端的N个复位信号RSTNADC_n通过同步控制专用接口转发至N个采集板卡中的ADC同步采集端口。然后基于该ADC复位链路进行从时钟源输出时钟同步，具体步骤包括：

[0085] S5.1：等待主、从时钟同步稳定输出后，通过上位机控制N个采集板卡的复位端信号RSTNADC_n，完成一次用于N个采集板卡的集中复位操作。

[0086] S5.2：上位机根据预设的同步方式对ADC进行同步操作，等待一段时间直到所有ADC完成同步。

[0087] S106：采集数据缓存：

[0088] 在采集板卡的高速接口器之前设置一个前端传输调整缓存模块，在板卡式多通道数据采集系统进行数据采集时，在数据从采集板卡上传至信号处理主板之前，由前端传输调整缓存模块对数据进行跨时钟域转换，将数据时钟转换至数据传输同步时钟上。

[0089] S107：数据后端的同步接收与显示：

[0090] 在信号处理主板的后端FPGA中配置数据存储FIFO对采集板卡上传的数据进行接收缓存，数据存储FIFO的读写时钟均为后端FPGA的数据处理同步时钟，数据存储FIFO的读写控制端由后端FPGA与上位机的DMA传输机制控制，上位机采用DMA机制从数据存储FIFO中读取数据进行波形的同步显示。

[0091] 为了更好地说明本发明的技术方案，采用图2所示的具体板卡式多通道数据采集系统进行举例说明。本实施例中的板卡式多通道数据采集系统包括8个采集板卡，即N＝8。每个采集板卡包括一个信号调理模块、2片ADC、前端FPGA、从时钟源、接口器。首先按照步骤S101中的方法进行时钟网络构建，接下来进行时钟设计。

[0092] 本实施例中8个采集板卡中的ADC所需的最大参考时钟频率为100MHz，采集板卡到信号处理主板的数据传输同步时钟频率为高速传输接口中的时钟频率200M，信号处理主板中后端FPGA的数据处理同步时钟为100MHz，则参考时钟信号CLK_MOUT的频率根据fREF的计算公式求取可得fREF＝200M。因此本实施例中主时钟源芯片输出9路频率为200MHz的时钟CLK_MOUT。

[0093] 由于本实施例中每个采集板卡包含2片ADC，因此从时钟源芯片的输出路数L＝4，从时钟源芯片输入时钟CLK_MOUT的频率fs_in＝200M，输出的时钟CLK_SOUT的频率fs_out＝100M。

[0094] 根据以上要求，选择主时钟源和从时钟源的型号分别为LMK04806和LMK01010。

[0095] 按照步骤S103中的方法进行关键时钟路径PCB设计，即令信息处理主板中令9路参考时钟信号CLK_MOUT的传输线等长，令8个采集板卡与信息处理主板之间的数据传输线与参考时钟信号CLK_MOUT的传输线等长。

[0096] 在N个采集板卡进行PCB设计时，需要令每个采集板卡中从时钟源芯片输出的4路时钟信号CLK_SOUT的传输线与2个ADC至接口器的数据传输线均等长。

[0097] 在板卡式多通道数据采集系统开机后，等待采集模板中的前端FPGA成功加载程序后，采用步骤S104和步骤S105中的两级树型时钟复位链路进行主、从时钟源同步和从时钟源输出时钟同步。然后进行系统各个模块的初始化，通过上位机遍历查询的方式控制各档位的衰减与增益，将外部信号通过信号调理模块处理成满足ADC量程的信号。在本实施例中，所述同步通道数为128，所用模数转换器型号为AD96XX，模拟采集通道为2，根据工作模式的需求配置ADC，并等待ADC完成同步采集工作。

[0098] 等待多路采集板卡数据采集完成后，数据流需要借助高速数据传输协议进行数据的搬移。本发明对采集板卡的时钟设计的目的即在于令N路高速ADC输出的数据流在输出之后的数据时域需要同步到高速数据传输协议的使用的快钟与慢钟的时域之下。在本实施例中选用速率为3.2Gbps的SERDES(1:4DDR200Mhz模式)协议对通道ADC的数据流进行传输，。

[0099] 本实施例中利用一个先进先出堆栈作为采集数据进入高速接口器之前的前端传输调整缓存模块，对数据进行跨时钟域转换，将数据时钟转换至数据传输时钟上。本实施例中，ADC的分辨率为16bits，双通道的单板整合输出数据流为32bits，因此前端传输调整缓存器模块采用存储深度为32bits*1K的异步FIFO，利用该FIFO对大量且高速的ADC数据流进行异步时域下的工作缓存和同步调整缓存。将上述FIFO的工作模式配置为同时读写，输入输出位宽为32bit，配置FIFO的读写时钟端为同值不同域的时钟参数。在本实施例中，FIFO的数据写时钟选择为ADC输出的采集参考时钟，FIFO的数据读时钟选择传输时域参考时钟，两时钟的频率皆为100Mhz，经过异步FIFO处理得到的输出数据流在整个传输过程中的所使用的快钟为步骤S1中时钟源输出的1路数据传输时钟，由于本实施例中数据流传输所用的SERDES协议采用快慢钟，因此数据传输时钟需要经锁相处理，令其频率为200Mhz。

[0100] 最后在数据后端进行接收与显示时，采用步骤S108中的方法进行时钟同步。

[0101] 为了说明本发明的技术效果，在板卡式多通道数据采集系统中配置4个采集板卡，基于现有同步方法和本发明同步方法采用同源输出3组信号对该技术进行验证比对，其中第一组为幅度不同的4路同源输出信号分别由4类模拟通道同时采集的方波显示图，第二组为幅度不同的4路同源输出信号分别由4类模拟通道同时采集的正弦波显示图，第三组为对第二组采集信号进行更高带宽的信号采集效果图。

[0102] 图3是基于现有同步方法的板卡式多通道数据采集系统对第一组信号源的采集信号显示图。图4是基于现有同步方法的板卡式多通道数据采集系统对第二组信号源的采集信号显示图。图5是基于现有同步方法的板卡式多通道数据采集系统对第三组信号源的采集信号显示图。

[0103] 图6是基于本发明的板卡式多通道数据采集系统对第一组信号源的采集信号显示图。图7是基于本发明的板卡式多通道数据采集系统对第二组信号源的采集信号显示图。图8是基于本发明的板卡式多通道数据采集系统对第三组信号源的采集信号显示图。

[0104] 对图3至图8对应显示图进行比较可知，本发明对于不同频率、不同类型的信号均具有良好的同步性能，其同步精度完全符合研制指标设计精度。

[0105] 尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。