本申请涉及一种驱动电路单元、驱动电路和显示装置，可以应用于AMOLED显示器、TFT‑LCD器等。本申请中的驱动电路单元可以满足AMOLED像素电路多类型扫描信号的要求，通过采用分离式输入结构，形成分离的双自举节点，解决了时钟馈通效应导致的不同自举节点之间的电荷耦合问题，抑制了薄膜晶体管漏电导致的自举节点电压下降，使输出扫描信号的脉冲形状更加完整且具有对称、较短的上升下降时间。再通过引入反馈晶体管，在晶体管阈值电压为负时，低电平维持节点仍能维持高电平，把输出端扫描信号维持在相应的低电平。本申请的驱动方法可以提高AMOLED像素电路的电学性能，使得AMOLED显示器的稳定性和均匀性更好。
1.一种驱动电路单元，其特征在于，包括输入模块(21)、驱动上拉模块(22)、自举节点下拉模块(23)、输出下拉模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK1)；
第二信号输入端，用于接收第二时钟信号(CLK2)；
第三信号输入端，用于接收第三时钟信号(CLK3)；
第四信号输入端，用于接收第四时钟信号(CLK4)；
第五信号输入端,用于接收第一复杂时钟信号(CLKW)；
输入信号输入端(CIN)，用于接收前级级联控制信号；
第二电位输入端，用于第二低电位(VSSL)的输入；
第一信号输出端(GA)，用于输出第一扫描脉冲驱动信号；
第二信号输出端(GB)，用于输出第二扫描脉冲驱动信号；
第三信号输出端(COUT),用于输出本级级联控制信号；
所述输入模块(21)连接在第四信号输入端或者第三电位输入端、输入信号输入端(CIN)、所述自举节点下拉模块(23)和所述驱动上拉模块(22)之间；所述输入模块(21)用于对所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点进行预充电,以开启所述驱动上拉模块(22)；
所述驱动上拉模块(22)连接在第一信号输入端、第二信号输入端、第五信号输入端、所述输入模块(21)、第一信号输出端(GA)、第二信号输出端(GB)和第三信号输出端(COUT)之间；所述驱动上拉模块(22)用于当所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端(GB)、第三信号输出端(COUT)和第一信号输出端(GA)；
所述低电平维持模块(25)连接在第三电位输入端、第三信号输入端、第二电位输入端、所述输出下拉模块(24)和所述输入模块(21)之间；所述低电平维持模块(25)用于维持所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点的电位不低于第二电位输入端的第二低电位(VSSL)，以开启或关闭所述输出下拉模块(24)；
所述自举节点下拉模块(23)连接在第三信号输入端、第二电位输入端和所述输入模块(21)之间；所述自举节点下拉模块(23)用于将所述自举节点下拉模块(23)与所述输入模块(21)之间的连接节点的电位降至第二低电位(VSSL)；
所述输出下拉模块(24)连接在第一电位输入端、第二电位输入端、第一信号输出端(GA)、第二信号输出端(GB)、第三信号输出端(COUT)、所述低电平维持模块(25)和所述输入模块(21)之间；所述输出下拉模块(24)用于将第一信号输出端(GA)和第二信号输出端(GB)的电位下拉至第一电位输入端的电位；所述输出下拉模块(24)还用于将所述输出下拉模块(24)与所述输入模块(21)之间的连接节点的电位和第三信号输出端(COUT)的电位降至第二电位输入端的第二低电位(VSSL)。
2.如权利要求1所述驱动电路单元，其特征在于，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点不少于1个。
3.如权利要求1所述驱动电路单元，其特征在于，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)和第二自举节点(QR)；
所述输入模块(21)包括第一晶体管(T101)和第二晶体管(T102)；
所述第一晶体管(T101)和所述第二晶体管(T102)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)和所述第二晶体管(T102)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第一自举节点(QL)连接；所述第二晶体管(T102)的第二极与所述第二自举节点(QR)连接；
所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)和第二自举节点(QR)；
所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)、第三晶体管(T103)和第五晶体管(T105)；
所述第一晶体管(T101)和所述第二晶体管(T102)、所述第三晶体管(T103)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第二晶体管(T102)的第一极、所述第三晶体管(T103)的第一极和所述第五晶体管(T105)的第一极连接；所述第二晶体管(T102)的第二极与所述第一自举节点(QL)连接；所述第三晶体管(T103)的第二极和所述第五晶体管(T105)的控制极连接，并与第二自举节点(QR)连接；所述第五晶体管(T105)的第二极与第一信号输出端(GA)、第二信号输出端(GB)或第三信号输出端(COUT)连接。
4.如权利要求3所述驱动电路单元，其特征在于，所述驱动上拉模块(22)包括第六晶体管(T201)、第七晶体管(T202)、第八晶体管(T203)、第一电容(C1)、第二电容(C2)和第三电容(C3)；
所述第六晶体管(T201)的第一极与所述第五信号输入端连接；所述第六晶体管(T201)的第二极与所述第一信号输出端(GA)连接；
所述第七晶体管(T202)的第一极与所述第二信号输入端连接；所述第七晶体管(T202)的第二极与第三信号输出端(COUT)连接；
所述第八晶体管(T203)的第一极与所述第一信号输入端连接；所述第八晶体管(T203)的第二极与所述第二信号输出端(GB)连接；
所述第一电容(C1)串联在所述第六晶体管(T201)的控制极与第二极之间；
所述第二电容(C2)串联在所述第七晶体管(T202)的控制极与第二极之间；
所述第三电容(C3)串联在所述第八晶体管(T203)的控制极与第二极之间；
所述第八晶体管(T203)的控制极与所述第二自举节点(QR)连接；
所述第六晶体管(T201)的控制极与所述第一自举节点(QL)连接；
所述第七晶体管(T202)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)。
5.如权利要求3所述驱动电路单元，其特征在于，所述自举节点下拉模块(23)包括第九晶体管(T301)；
所述第九晶体管(T301)的控制极与所述第三信号输入端连接；
所述第九晶体管(T301)的第一极与所述第一自举节点(QL)或所述第二自举节点(QR)；
所述第九晶体管(T301)的第二极与所述第二电位输入端连接；
所述自举节点下拉模块(23)包括第九晶体管(T301)和第十晶体管(T302)；
所述第九晶体管(T301)的控制极与所述第三信号输入端连接；所述第九晶体管(T301)的第一极与所述第一自举节点(QL)或所述第二自举节点(QR)；
所述第十晶体管(T302)的控制极和第一极短接，并和所述第九晶体管(T301)的第二极连接；所述第十晶体管(T302)的第二极与所述第二电位输入端连接。
6.如权利要求3所述驱动电路单元，其特征在于，所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点包括低电平维持节点(QB)；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)、所述第十三晶体管(T403)和所述第十四晶体管(T404)的第二极与所述第二电位输入端连接；所述第十二晶体管(T402)和所述第十五晶体管(T405)的第二极与所述第一电位输入端连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十三晶体管(T403)的第一极与所述第三信号输出端(COUT)连接；所述第十四晶体管(T404)的第一极与所述第二自举节点(QR)连接；所述第十五晶体管(T405)的第一极与所述第二信号输出端(GB)连接；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十四晶体管(T404)的第一极与所述第三信号输出端(COUT)连接；所述第十五晶体管(T405)的第一极与所述第二自举节点(QR)连接；所述第十六晶体管(T406)的第一极与所述第二信号输出端(GB)连接；
所述第十一晶体管(T401)、所述第十四晶体管(T404)和所述第十五晶体管(T405)的第二极与所述第十七晶体管(T407)的第一极连接；所述第十二晶体管(T402)和所述第十六晶体管(T406)的第二极与所述第十八晶体管(T408)的第一极连接；所述第十七晶体管(T407)的第二极与所述第二电位输入端连接；所述第十八晶体管(T408)的第二极与所述第一电位输入端连接。
7.如权利要求3所述驱动电路单元，其特征在于，所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点包括低电平维持节点(QB)；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)和第二十一晶体管(T503)；
所述第十九晶体管(T501)的控制极和第一极连接，并与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极和第二极短接，并与所述低电平维持节点(QB)连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端或所述第三信号输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)、第二十一晶体管(T503)和第二十二晶体管(T504)；
所述第十九晶体管(T501)的控制极与所述第三信号输入端连接；所述第十九晶体管(T501)的第一极与所述第三信号输入端或所述第三电位输入端连接；所述第十九晶体管(T501)的第二极和所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极与所述第二十晶体管(T502)的第二极短接，并与所述低电平维持节点(QB)连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十二晶体管(T504)的控制极与所述输入信号输入端(CIN)连接；所述第二十二晶体管(T504)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十二晶体管(T504)的第二极与所述第二电位输入端连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)、第二十一晶体管(T503)、第二十三晶体管(T505)和第二十四晶体管(T506)；
所述第十九晶体管(T501)的控制极和第一极与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极和第二极短接，并与所述第十九晶体管(T501)的第二极连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十四晶体管(T506)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)连接；所述第二十四晶体管(T506)的第一极与所述低电平维持节点(QB)连接；所述第二十四晶体管(T506)的第二极与所述第二电位输入端连接；
所述第二十三晶体管(T505)的控制极和所述第十九晶体管(T501)的第二极连接；所述第二十三晶体管(T505)的第一极与所述第三电位输入端连接；所述第二十三晶体管(T505)的第二极与所述低电平维持节点(QB)连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十一晶体管(T503)、第二十二晶体管(T504)、第二十三晶体管(T505)、第二十四晶体管(T506)和第二十五晶体管(T507)；
所述第十九晶体管(T501)的控制极和第一极与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十一晶体管(T503)的第一极连接；
所述第二十五晶体管(T507)的控制极和第二极短接，并与所述低电平维持节点(QB)连接；所述第二十五晶体管(T507)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十四晶体管(T506)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十四晶体管(T506)的第一极与所述低电平维持节点(QB)连接；所述第二十四晶体管(T506)的第二极与所述第二电位输入端连接；
所述第二十三晶体管(T505)的控制极与所述第十九晶体管(T501)的第二极连接；所述第二十三晶体管(T505)的第一极与所述第三电位输入端连接；所述第二十三晶体管(T505)的第二极与所述低电平维持节点(QB)连接。
8.如权利要求1所述驱动电路单元，其特征在于，所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)、第二自举节点(QR)和第三自举节点(QC)；
所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)和第三晶体管(T103)；
所述第一晶体管(T101)、所述第二晶体管(T102)和所述第三晶体管(T103)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)、所述第二晶体管(T102)和所述第三晶体管(T103)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第一自举节点(QL)连接；所述第二晶体管(T102)的第二极与所述第二自举节点(QR)连接；所述第三晶体管(T103)的第二极与所述第三自举节点(QC)连接；
所述输入模块(21)与所述驱动上拉模块(22)之间的连接节点包括第一自举节点(QL)、第二自举节点(QR)和第三自举节点(QC)；
所述输入模块(21)包括第一晶体管(T101)、第二晶体管(T102)、第三晶体管(T103)、第四晶体管(T104)和第五晶体管(T105)；
所述第一晶体管(T101)和第二晶体管(T102)、第三晶体管(T103)、第四晶体管(T104)的控制极与所述输入信号输入端(CIN)连接；所述第一晶体管(T101)的第一极与所述第四信号输入端或第三电位输入端连接；所述第一晶体管(T101)的第二极与所述第二晶体管(T102)的第一极、所述第三晶体管(T103)的第一极、所述第五晶体管(T105)的第一极和所述第四晶体管(T104)的第一极连接；所述第二晶体管(T102)的第二极与所述第一自举节点(QL)连接；所述第四晶体管(T104)的第二极与所述第三自举节点(QC)连接；所述第三晶体管(T103)的第二极和所述第五晶体管(T105)的控制极连接，并与第二自举节点(QR)连接；
所述第五晶体管(T105)的第二极与第一信号输出端(GA)、第二信号输出端(GB)或第三信号输出端(COUT)连接。
9.如权利要求8所述驱动电路单元，其特征在于，所述驱动上拉模块(22)包括第六晶体管(T201)、第七晶体管(T202)、第八晶体管(T203)、第一电容(C1)、第二电容(C2)和第三电容(C3)；
所述第六晶体管(T201)的第一极与所述第五信号输入端连接；所述第六晶体管(T201)的第二极与所述第一信号输出端(GA)连接；
所述第七晶体管(T202)的第一极与所述第二信号输入端连接；所述第七晶体管(T202)的第二极与第三信号输出端(COUT)连接；
所述第八晶体管(T203)的第一极与所述第一信号输入端连接；所述第八晶体管(T203)的第二极与所述第二信号输出端(GB)连接；
所述第一电容(C1)串联在所述第六晶体管(T201)的控制极与第二极之间；
所述第二电容(C2)串联在所述第七晶体管(T202)的控制极与第二极之间；
所述第三电容(C3)串联在所述第八晶体管(T203)的控制极与第二极之间；
所述第八晶体管(T203)的控制极与所述第二自举节点(QR)连接；
所述第六晶体管(T201)的控制极与所述第一自举节点(QL)连接；
所述第七晶体管(T202)的控制极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接。
10.如权利要求8所述驱动电路单元，其特征在于，所述自举节点下拉模块(23)包括第九晶体管(T301)；
所述第九晶体管(T301)的控制极与所述第三信号输入端连接；
所述第九晶体管(T301)的第一极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接；
所述第九晶体管(T301)的第二极与所述第二电位输入端连接；
所述自举节点下拉模块(23)包括第九晶体管(T301)和第十晶体管(T302)；
所述第九晶体管(T301)的控制极与所述第三信号输入端连接；所述第九晶体管(T301)的第一极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接；
所述第十晶体管(T302)的控制极和第一极短接，并和所述第九晶体管(T301)的第二极连接；所述第十晶体管(T302)的第二极与所述第二电位输入端连接。
11.如权利要求8所述驱动电路单元，其特征在于，所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点包括低电平维持节点(QB)；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)、所述第十三晶体管(T403)和所述第十四晶体管(T404)的第二极与所述第二电位输入端连接；所述第十二晶体管(T402)和所述第十五晶体管(T405)的第二极与所述第一电位输入端连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十三晶体管(T403)的第一极与所述第三信号输出端(COUT)连接；所述第十四晶体管(T404)的第一极与所述第二自举节点(QR)连接；所述第十五晶体管(T405)的第一极与所述第二信号输出端(GB)连接；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T405)和第十六晶体管(T406)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T405)和第十六晶体管(T406)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十三晶体管(T403)的第一极与所述第三自举节点(QC)连接；所述第十四晶体管(T404)的第一极与所述第三信号输出端(COUT)连接；所述第十五晶体管(T405)的第一极与所述第二自举节点(QR)连接；所述第十六晶体管(T406)的第一极与所述第二信号输出端(GB)连接；
所述第十一晶体管(T401)、第十三晶体管(T403)、第十四晶体管(T404)和第十五晶体管(T405)的第二极与所述第二电位输入端连接；所述第十二晶体管(T402)和所述第十六晶体管(T406)的第二极与所述第一电位输入端连接；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十四晶体管(T404)的第一极与所述第三信号输出端(COUT)连接；所述第十五晶体管(T405)的第一极与所述第二自举节点(QR)连接；所述第十六晶体管(T406)的第一极与所述第二信号输出端(GB)连接；
所述第十一晶体管(T401)、所述第十四晶体管(T404)和所述第十五晶体管(T405)的第二极与所述第十七晶体管(T407)的第一极连接；所述第十二晶体管(T402)和所述第十六晶体管(T406)的第二极与所述第十八晶体管(T408)的第一极连接；所述第十七晶体管(T407)的第二极与所述第二电位输入端连接；所述第十八晶体管(T408)的第二极与所述第一电位输入端连接；
所述输出下拉模块(24)包括第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)；
所述第十一晶体管(T401)、第十二晶体管(T402)、第十三晶体管(T403)、第十四晶体管(T404)、第十五晶体管(T405)、第十六晶体管(T406)、第十七晶体管(T407)和第十八晶体管(T408)的控制极与所述低电平维持节点(QB)连接；
所述第十一晶体管(T401)的第一极与所述第一自举节点(QL)连接；所述第十二晶体管(T402)的第一极与所述第一信号输出端(GA)连接；所述第十三晶体管(T403)的第一极与所述第三自举节点(QC)连接；所述第十四晶体管(T404)的第一极与所述第三信号输出端(COUT)连接；所述第十五晶体管(T405)的第一极与所述第二自举节点(QR)连接；所述第十六晶体管(T406)的第一极与所述第二信号输出端(GB)连接；
所述第十一晶体管(T401)、所述第十三晶体管(T403)、所述第十四晶体管(T404)和所述第十五晶体管(T405)的第二极与所述第十七晶体管(T407)的第一极连接；所述第十二晶体管(T402)和所述第十六晶体管(T406)的第二极与所述第十八晶体管(T408)的第一极连接；所述第十七晶体管(T407)的第二极与所述第二电位输入端连接；所述第十八晶体管(T408)的第二极与所述第一电位输入端连接。
12.如权利要求8所述驱动电路单元，其特征在于，所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点包括低电平维持节点(QB)；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)和第二十一晶体管(T503)；
所述第十九晶体管(T501)的控制极和第一极连接，并与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极和第二极短接，并与所述低电平维持节点(QB)连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端或所述第三信号输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)、所述第二自举节点(QR)或所述第三自举节点(QC)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)、第二十一晶体管(T503)和第二十二晶体管(T504)；
所述第十九晶体管(T501)的控制极与所述第三信号输入端连接；所述第十九晶体管(T501)的第一极与所述第三信号输入端或所述第三电位输入端连接；所述第十九晶体管(T501)的第二极和所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极与所述第二十晶体管(T502)的第二极短接，并与所述低电平维持节点(QB)连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十二晶体管(T504)的控制极与所述输入信号输入端(CIN)连接；所述第二十二晶体管(T504)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十二晶体管(T504)的第二极与所述第二电位输入端连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十晶体管(T502)、第二十一晶体管(T503)、第二十三晶体管(T505)和第二十四晶体管(T506)；
所述第十九晶体管(T501)的控制极和第一极与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十晶体管(T502)的第二极连接；
所述第二十晶体管(T502)的控制极和第二极短接，并与所述第十九晶体管(T501)的第二极连接；所述第二十晶体管(T502)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十一晶体管(T503)的第一极与所述第十九晶体管(T501)的第二极连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十四晶体管(T506)的控制极与所述第一自举节点(QL)或所述第二自举节点(QR)连接；所述第二十四晶体管(T506)的第一极与所述低电平维持节点(QB)连接；所述第二十四晶体管(T506)的第二极与所述第二电位输入端连接；
所述第二十三晶体管(T505)的控制极和所述第十九晶体管(T501)的第二极连接；所述第二十三晶体管(T505)的第一极与所述第三电位输入端连接；所述第二十三晶体管(T505)的第二极与所述低电平维持节点(QB)连接；
所述低电平维持模块(25)包括第十九晶体管(T501)、第二十一晶体管(T503)、第二十二晶体管(T504)、第二十三晶体管(T505)、第二十四晶体管(T506)和第二十五晶体管(T507)；
所述第十九晶体管(T501)的控制极和第一极与所述第三信号输入端连接；所述第十九晶体管(T501)的第二极与所述第二十一晶体管(T503)的第一极连接；
所述第二十五晶体管(T507)的控制极和第二极短接，并与所述低电平维持节点(QB)连接；所述第二十五晶体管(T507)的第一极与所述第三电位输入端连接；
所述第二十一晶体管(T503)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十一晶体管(T503)的第二极与所述第二电位输入端连接；
所述第二十四晶体管(T506)的控制极与所述第一自举节点(QL)或第二自举节点(QR)连接；所述第二十四晶体管(T506)的第一极与所述低电平维持节点(QB)连接；所述第二十四晶体管(T506)的第二极与所述第二电位输入端连接；
所述第二十三晶体管(T505)的控制极与所述第十九晶体管(T501)的第二极连接；所述第二十三晶体管(T505)的第一极与所述第三电位输入端连接；所述第二十三晶体管(T505)的第二极与所述低电平维持节点(QB)连接。
13.如权利要求1至12任一项所述驱动电路单元，其特征在于，所述第三信号输出端(COUT)与下一级驱动电路单元的输入信号输入端(CIN)连接；所述第三信号输出端(COUT)输出本级级联信号用于下一级驱动电路单元的前级级联信号的输入；所述输入信号输入端(CIN)与上一级驱动电路单元的信号输出端(COUT)连接，用于接收上一级驱动电路单元输出的前级级联信号的输入。
14.一种驱动电路，其特征在于，包括第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)、第四时钟线(CLK4)、第五时钟线(CLKW1)、第六时钟线(CLKW2)和第一低电位线(VSS)、第二低电位线(VSSL)、第一高电位线(VH)、输入信号输入线(CIN)、级联信号输出线(COUT)；
所述驱动电路还包括N+1级级联的如权利要求13所述的驱动电路单元，其中N为正整数；
所述第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)和第四时钟线(CLK4)为所述驱动电路单元传输时钟信号；
第一级的驱动电路单元的所述输入信号输入端(CIN)用于耦合启动信号(STV)；第二级驱动电路单元的所述输入信号输入端(CIN)及最后一级的驱动电路单元的所述输入信号输入端(CIN)耦合上一级驱动电路单元的所述级联信号输出端(COUT)；
所述第五时钟线(CLKW1)耦合奇数级驱动电路单元的所述第五信号输入端；所述第六时钟线(CLKW2)耦合偶数级驱动电路单元的所述第五信号输入端；
所述第一低电位线(VSS)、第二低电位线(VSSL)和第一高电位线(VH)为所述驱动电路单元输入电压信号。
面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；其特征在于，还包括：如权利要求14所述的驱动电路，为所述栅极扫描线提供栅极驱动信号。
一种驱动电路单元、驱动电路和显示装置
技术领域
[0001] 本发明涉及显示技术领域，具体涉及一种驱动电路单元、驱动电路和显示装置。
背景技术
[0002] 有机发光二极管(Organic Light-Emitting Diode，OLED)显示因具有高亮度、高发光效率、宽视角和低功耗等优点，近年来被人们广泛研究，并迅速应用到新一代的显示器件当中。OLED显示的驱动方式可以为无源矩阵驱动(Passive Matrix OLED，PMOLED)和有源矩阵驱动(Active Matrix OLED，AMOLED)。无源矩阵驱动成本低廉，但是其由于交叉串扰而不能实现高分辨率的显示，且无源矩阵驱动电流大、OLED的使用寿命短。相比之下，有源矩阵驱动方式在每个像素上设置数目不同的晶体管作为电流源，避免了交叉串扰，所需的驱动电流较小，功耗较低，使OLED的寿命增加，可以实现高分辨的显示，也更容易满足大面积和高灰度级显示的需要。AMOLED显示阵列是由简单的薄膜晶体管(Thin film transistor,TFT)及有机发光元件的像素构成，相比传统的薄膜晶体管液晶显示(TFT-LCD,Thin film transistor liquid crystalline display)技术,AMOLED技术具有色彩饱和度高、对比度高、响应时间短和功耗低等优势。此外，AMOLED技术有利于实现柔性显示，能够覆盖更广的应用范围。
[0003] 集成栅极驱动(GOA,Gate on array)技术已经被广泛地应用于TFT-LCD中。相比于传统的栅驱动芯片(Gate driver IC)驱动方式，GOA技术减少了工艺生产过程的绑定(bonding)工序，降低产品的生产成本，且有利于缩窄边框。同样的道理，GOA技术也可以应用于AMOLED显示中。但是，AMOLED所需要的驱动信号较为复杂，传统的GOA电路难以提供所要求的信号。这主要是因为，与TFT-LCD的显示原理不同，AMOLED是基于电流驱动模式的显示器件。在长时间的发光过程中，AMOLED显示器存在着阳极电压漂移以及发光效率下降的问题。同时，由于工艺和电压应力等因素，AMOLED的背板像素电路存在着迁移率、阈值电压等参数不均匀或者漂移的问题。针对这些问题，像素电路必须采用复杂的结构和时序来进行补偿改善，进而保证AMOLED显示器的稳定性和均匀性。但为了使应用AMOLED技术的显示器具有窄边框，每个集成栅极驱动单元需要产生多个扫描信号。现有技术中的集成栅极驱动单元在产生多种复杂信号时存在自举节点的自举能力不足或者漏电的问题，尤其在阈值电压偏负时，低电平维持节点的漏电问题较严重。
发明内容
[0004] 本申请提供一种驱动电路单元、驱动电路和显示装置，解决现有技术中存在的技术问题。
[0005] 根据第一方面，一种实施例中提供一种驱动电路单元，包括：
[0006] 输入模块(21)、驱动上拉模块(22)、自举节点下拉模块(23)、输出下拉模块(24)和低电平维持模块(25)；还包括：
[0007] 第一信号输入端，用于接收第一时钟信号(CLK1)；
[0008] 第二信号输入端，用于接收第二时钟信号(CLK2)；
[0009] 第三信号输入端，用于接收第三时钟信号(CLK3)；
[0010] 第四信号输入端，用于接收第四时钟信号(CLK4)；
[0011] 第五信号输入端,用于接收第一复杂时钟信号(CLKW)；
[0012] 输入信号输入端(CIN)，用于接收前级级联控制信号；
[0013] 第一电位输入端，用于第一低电位(VSS)的输入；
[0014] 第二电位输入端，用于第二低电位(VSSL)的输入；
[0015] 第三电位输入端，用于第一高电位(VH)的输入端；
[0016] 第一信号输出端(GA)，用于输出第一扫描脉冲驱动信号；
[0017] 第二信号输出端(GB)，用于输出第二扫描脉冲驱动信号；
[0018] 第三信号输出端(COUT),用于输出本级级联控制信号；
[0019] 所述输入模块(21)连接在第四信号输入端或者第三电位输入端、输入信号输入端(CIN)、所述自举节点下拉模块(23)和所述驱动上拉模块(22)之间；所述输入模块(21)用于对所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点进行预充电,以开启所述驱动上拉模块(22)；
[0020] 所述驱动上拉模块(22)连接在第一信号输入端、第二信号输入端、第五信号输入端、所述输入模块(21)、第一信号输出端(GA)、第二信号输出端(GB)和第三信号输出端(COUT)之间；所述驱动上拉模块(22)用于当所述驱动上拉模块(22)与所述输入模块(21)之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端(GB)、第三信号输出端(COUT)和第一信号输出端(GA)；
[0021] 所述低电平维持模块(25)连接在第三电位输入端、第三信号输入端、第二电位输入端、所述输出下拉模块(24)和所述输入模块(21)之间；所述低电平维持模块(25)用于维持所述低电平维持模块(25)与所述输出下拉模块(24)之间的连接节点的电位不低于第二电位输入端的第二低电位(VSSL)，以开启或关闭所述输出下拉模块(24)；
[0022] 所述自举节点下拉模块(23)连接在第三信号输入端、第二电位输入端和所述输入模块(21)之间；所述自举节点下拉模块(23)用于将所述自举节点下拉模块(23)与所述输入模块(21)之间的连接节点的电位降至第二低电位(VSSL)；
[0023] 所述输出下拉模块(24)连接在第一电位输入端、第二电位输入端、第一信号输出端(GA)、第二信号输出端(GB)、第三信号输出端(COUT)、低电平维持节点(QB)和所述输入模块(21)之间；所述输出下拉模块(24)用于将第一信号输出端(GA)和第二信号输出端(GB)的电位下拉至第一电位输入端的电位；所述输出下拉模块(24)还用于将所述输出下拉模块(24)与所述输入模块(21)之间的连接节点的电位和第三信号输出端(COUT)的电位降至第二电位输入端的第二低电位(VSSL)。
[0024] 根据第二方面，一种实施例中提供一种驱动电路，包括第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)、第四时钟线(CLK4)、第五时钟线(CLKW1)、第六时钟线(CLKW2)和第一低电位线(VSS)、第二低电位线(VSSL)、第一高电位线(VH)、输入信号输入线(CIN)、级联信号输出线(COUT)；
[0025] 所述驱动电路还包括N+1级级联的第一方面所述的驱动电路单元，其中N为正整数；
[0026] 所述第一时钟线(CLK1)、第二时钟线(CLK2)、第三时钟线(CLK3)和第四时钟线(CLK4)为所述驱动电路单元传输时钟信号；
[0027] 第一级的驱动电路单元的所述输入信号输入端(CIN)用于耦合启动信号(STV)；第二级驱动电路单元的所述输入信号输入端(CIN)及最后一级的驱动电路单元的所述输入信号输入端(CIN)耦合上一级驱动电路单元的所述级联信号输出端(COUT)；
[0028] 所述第五时钟线(CLKW1)耦合奇数级驱动电路单元的所述第五信号输入端；所述第六时钟线(CLKW2)耦合偶数级驱动电路单元的所述第五信号输入端；
[0029] 所述第一低电位线(VSS)、第二低电位线(VSSL)和第一高电位线(VH)为所述驱动电路单元输入电压信号。
[0030] 根据第三方面，一种实施例中提供一种显示器，包括：
[0031] 面板，所述面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线，还包括：
[0032] 第二方面所述的驱动电路，为所述栅极扫描线提供栅极驱动信号。
[0033] 依据上述实施例的一种驱动电路单元、驱动电路和显示装置，通过采用分离输入端，分别产生相互独立的双自举节点，避免时钟馈通效应导致不同自举节点之间发生电荷耦合，解决薄膜晶体管漏电导致自举节点电压下降的问题，使输出扫描信号的脉冲形状更加完整且具有对称、较短的上升下降时间。通过引入二极管接法的反馈晶体管，在晶体管阈值电压为负时，低电平维持节点仍能维持高电平，把输出端扫描信号维持在相应的低电平。通过这两种方法保证像素电路正常工作，AMOLED显示器的稳定性和均匀性更好。
附图说明
[0034] 图1为一种典型的IGZO TFT实现AMOLED的像素电路示意图和工作时序示意图；
[0035] 图2为一种共用自举节点电路结构示意图；
[0036] 图3为一种二极管隔离接法自举节点的电路结构示意图；
[0037] 图4为一种分离自举节点的电路结构示意图；
[0038] 图5为一种驱动电路的低电平维持部分电路结构示意图；
[0039] 图6为一种实施例的驱动电路单元的电路结构示意图；
[0040] 图7为一种实施例的驱动电路单元的电路结构示意图；
[0041] 图8为一种实施例的驱动电路单元的输入模块的电路示意图；
[0042] 图9为一种实施例的驱动电路单元的自举节点下拉模块的电路示意图；
[0043] 图10为一种实施例的驱动电路单元的输出下拉模块的电路示意图；
[0044] 图11为一种实施例的驱动电路单元的输出下拉模块的电路示意图；
[0045] 图12为一种实施例的驱动电路单元的低电平维持模块的电路示意图；
[0046] 图13为一种实施例的驱动电路单元的低电平维持模块的电路示意图；
[0047] 图14为一种实施例驱动电路单元的一种工作时序图；
[0048] 图15为一种实施例中公开的驱动电路单元产生复杂信号的对比图；
[0049] 图16为一种实施例中公开的驱动电路单元产生复杂信号的对比图；
[0050] 图17为一种实施例中的驱动电路单元的输出信号示意图；
[0051] 图18为一种实施例中的驱动电路结构示意图。
具体实施方式
[0052] 下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
[0053] 另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
[0054] 本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
[0055] AMOLED的补偿方式可以分为像素电路内部补偿和外部芯片补偿这两种。目前，应用AMOLED技术的小尺寸显示屏，一般采用像素电路内部补偿技术，如手机显示器等。而应用AMOLED技术的显示屏，则采用外部芯片补偿技术。如电视机显示器。无论采用内部补偿技术还是外部补偿技术，像素电路都要求栅极驱动电路提供更多复杂甚至超宽脉宽的扫描信号。这些扫描信号对GOA提出了新的要求。常规做法是采用不同的GOA单元分别产生不同的驱动信号。但是这种常规的做法需要更大的边框，不利于窄边框和全面屏设计。较理想的情况是，单个GOA单元能够产生出多路不同类别的驱动信号。
[0056] 在AMOLED的GOA电路设计中，有两个关键的问题。首先，是对应于不同的输出扫描信号，自举节点等内部节点相互之间存在着相互干扰的问题。其次，是在TFT的阈值电压偏负的情况下，GOA电路的低电平维持控制节点存在着泄漏电流。针对多输出信号干扰问题，本申请提出了分离自举节点结构，使得多个不同扫描信号的多个自举节点之间相互独立、解除了不同自举过程之间的耦合关系。通过分离自举节点的结构，可能避免第二次自举过程中，驱动能力不足、自举节点漏电和阈值损失等一系列问题，使两个扫描输出信号的上升下降时间对称性好，而且扫描信号上升(或者下降)时间可能减少。本申请还提出了对低电平维持节点持续充电的反馈结构，抑制扫描信号低电平维持阶段低电平的纹波现象。
[0057] 如图1所示，为一种典型的IGZO TFT实现的AMOLED像素电路和工作时序图。像素电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、电容和发光二极管OLED。晶体管T1的控制极与扫描信号线Scan1连接，用于扫描信号Scan1的输入。晶体管T1的第一极用于数据信号VDATA或参考电压VREF的输入。晶体管T1的第二极与晶体管T3的控制极连接。晶体管T2的控制极与发光控制信号线EM连接，用于发光控制信号EM的输入。晶体管T2的第一极与像素电路的高电平电源线ELVDD连接，用于为像素电路提供电源。晶体管T2的第二极与晶体管T3的第一极连接。发光二极管OLED串联在晶体管T3的第二极和低电平端电源线ELVSS之间，或串联在晶体管T3的第二极和地线之间。电容串联在晶体管T3的第二极和控制极之间。晶体管T4的控制极与扫描信号线Scan2连接，用于扫描信号Scan2的输入。晶体管T4的第一极和晶体管T3的第二极连接。晶体管T4的第二极用于与输入电源线VINI连接。
[0058] 如图1中的时序图所示，该像素电路行扫描一帧时间分为初始化阶段、补偿阶段(阀值电压提取)和数据写入与发光阶段。扫描信号Scan1为单脉冲信号，扫描信号Scan2为具有两个不同脉冲宽度的复杂信号，使能信号EM是具有多脉冲的、长时间处于高电位的复杂信号。本申请的实施例中一个栅极驱动电路单元产生两个扫描信号，不包括使能信号。其中，IGZO(Indium Gallium Zinc Oxide)为氧铟镓锌的缩写，它是作为晶体管有源层薄膜的用于传导电荷的一种半导体材料。
[0059] 为了产生不同的扫描信号Scan1和Scan2，通常采用如图2所示的共用自举节点结构。包括晶体管T5、晶体管T6和晶体管T7。晶体管T5的控制极与输入信号输入端CIN连接，用于上一级驱动电路单元输出的扫描信号的输入。晶体管T5的第一极用于接收时钟信号CLKA。晶体管T6和晶体管T7的控制极与晶体管T5的第二极连接，即为自举节点Q。晶体管T6和晶体管T7的第一极分别用于接收时钟信号CLKB和时钟信号CLKW。晶体管T6和晶体管T7的第二极分别用于分别输出脉冲信号GB和脉冲信号GA。
[0060] 或者，采用如图3所示的增加二极管接法隔离自举节点结构，将两个自举节点进行分离。在图2所示的电路基础上，还包括晶体管T8，其第一极和第二极串联在晶体管T5的第二极和晶体管T7的控制极之间。晶体管T8采用二极管接法，将其控制极与第一短接。进而将共用自举节点Q分为两个自举节点QR和QL。为了提供出较强的驱动电流，用于驱动负载的驱动薄膜晶体管尺寸一般都较大。因此，驱动薄膜晶体管的寄生电容的值也较大。同时由于时钟馈通效应，当分别连接简单信号与复杂信号的驱动薄膜晶体管共用自举节点时，自举节点会产生较大的波动，进而导致产生复杂信号时二次自举电压不够，并且在扫描信号上升时间过长甚至无法在脉宽时间内达到满幅值的输出电压。类似的，二极管接法薄膜晶体管隔离自举节点结构的第二自举节点QR存在漏电问题，导致自举节点电压下降较快，使驱动管驱动能力变弱，无法充分利用尺寸较大的驱动管进行下拉放电，导致扫描信号下降时间过长。同时，由于二极管连接存在阈值损失的问题，如当阈值电压变大时，自举节点预充电压过低，使第一次自举电压不足、扫描信号上升时间过长和无法在脉宽时间内达到满幅值等问题。
[0061] 如图4所示，为一种本申请公开的分离自举节点的电路结构示意图，包括晶体管T5、晶体管T6、晶体管T7和晶体管T8。晶体管T5、晶体管T6和晶体管T7的控制极与输入信号输入端CIN连接，用于上一级驱动电路单元输出的扫描信号的输入。晶体管T5和晶体管T6的第一极用于接收时钟信号CLKA。晶体管T5的第二极与晶体管T7的控制极连接。晶体管T6的第二极与晶体管T8的控制极连接，即为自举节点Q。晶体管T7的第一极用于接收时钟信号CLKC。晶体管T8的第一极用于接收时钟信号CLKB。晶体管T8和晶体管T7的第二极分别用于分别输出脉冲信号GB和脉冲信号GA。
[0062] 如图5所示，为常见集成栅极驱动电路的低电平维持部分电路。包括晶体管T9和晶体管T10。晶体管T9的控制极与第一极短接，用于高电位VH的输入。晶体管T9的第二极与晶体管T10的第一极连接。晶体管T10的控制极用于连接自举节点Q。晶体管T10的第二极用于连接低电位VSSL。或，包括晶体管T11和晶体管T12。晶体管T11的控制极与第一极短接，用于时钟信号CLK的输入。晶体管T11的第二极与晶体管T12的第一极连接。晶体管T11的控制极用于连接自举节点Q。晶体管T12的第二极用于连接低电位VSSL。上拉薄膜晶体管栅极接高电平或者连接时钟信号。前者虽然能保证低电平维持节点为高电平，但是存在直流通路，功耗较高。故更一般地采用后者连接方式。但是，当时钟信号为低电平时，低电平维持节点处于悬空状态，若薄膜晶体管阈值电压为负，悬空的低电平维持节点由于漏电，电压下降，下拉管处于弱关闭状态，输出端的电压波纹将相应地增加。
[0063] 由此可见，单个GOA单元产生AMOLED多种复杂信号时，现有的单自举节点结构存在自举能力不足或低电平维持部分电路悬空等问题。
[0064] 下面先对本申请所涉及到的一些术语作一个说明。
[0065] 本申请中的晶体管可以是任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的栅极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的源极。发光元件可以是有机发光二极管(Organic Light-Emitting Diode，OLED)、无极发光二极管和量子点发光二极管等，在其它实施例中，也可以是其它发光元件。发光元件的第一端可以是阴极或阳极，相应地，则发光元件的第二端为阳极或阴极。本领域技术人员应当理解：电流应从发光元件的阳极流向阴极，因此，基于电流的流向，可以确定发光元件的阳极和阴极。有效电平可以是高电平，也可以是低电平，可根据具体元器件的功能实现作适应性地置换。第一电位端、第二电位端和第三电位端是为驱动电路工作所提供的电源。在一种实施例中，第一电位端可以为低电位端VSS或地线，第二电位端可以为低电位端VSSL或地线，第三电位端可以为高电位端VH，在其它实施例中，也可以作适应性地置换。需要说明的是：对于像素电路而言，第一电位端(例如低电平端VSS或地线)和第三电位端(例如高电平端VH)并非本申请像素电路的一部分，为了使本领域技术人员更好地理解本申请的技术方案，而特别引入第一电位端和第二电位端予以描述。
[0066] 需要说明的是，为了描述方便，也为了使本领域技术人员更清楚地理解本申请的技术方案，本申请文件中引入第一自举节点QL、第二自举节点QR、第三自举节点QC和低电平维持节点QB对电路结构相关部分进行标识，不能认定为电路中额外引入的端子。
[0067] 为描述方便，高电平采用VH表征，低电平采用VSS和VSSL表示。在本申请的实施例中，“复杂脉冲信号”指脉冲信号中的脉冲跳变沿的数量多于单脉冲信号的其他常用像素电路驱动信号的统称，在本申请实施例中第五信号输入端和第六信号输入端接入的脉冲信号就是复杂脉冲信号。二极管接法指薄膜晶体管的第一极和控制极连接。
[0068] 在本发明实施例中，集成栅极驱动电路采取分离自举结构保证自举节点的稳定性和自举能力，同时采用反馈薄膜晶体管结构，保证薄膜晶体管为负阈值时，低电平维持节点保持高电和输出端扫描信号维持低电平。
[0069] 实施例一：
[0070] 请参考图6，为一种实施例的驱动电路单元的电路结构示意图，驱动电路单元包括输入模块21、驱动上拉模块22、自举节点下拉模块23、低电平维持模块25和输出下拉模块24。驱动电路单元还包括：
[0071] 第一信号输入端，用于接收第一时钟信号CLK1；
[0072] 第二信号输入端，用于接收第二时钟信号CLK2；
[0073] 第三信号输入端，用于接收第三时钟信号CLK3；
[0074] 第四信号输入端，用于接收第四时钟信号CLK4；
[0075] 第五信号输入端,用于接收第一复杂时钟信号CLKW；
[0076] 输入信号输入端CIN，用于接收前级级联控制信号；
[0077] 第一电位输入端，用于第一低电位VSS的输入；
[0078] 第二电位输入端，用于第二低电位VSSL的输入；
[0079] 第三电位输入端，用于第一高电位VH的输入端；
[0080] 第一信号输出端GA，用于输出第一脉冲驱动信号；
[0081] 第二信号输出端GB，用于输出第二脉冲驱动信号；
[0082] 第三信号输出端COUT,用于输出本级级联控制信号。
[0083] 所述驱动上拉模块22连接在第一信号输入端、第二信号输入端、第五信号输入端、输入模块21、第一信号输出端GA、第二信号输出端GB和第三信号输出端COUT之间。驱动上拉模块22用于当驱动上拉模块22与输入模块21之间的连接节点为高电位时，将第一信号输入端、第二信号输入端和第五信号输入端的电位分别传递至第二信号输出端GB、第三信号输出端COUT和第一信号输出端GA。输入模块21与驱动上拉模块22之间的连接节点不少于1个。其中，输入模块21与驱动上拉模块22之间的连接节点包括第一自举节点QL和第二自举节点QR。即当该驱动电路单元的第一自举节点QL和第二自举节点QR为高电位时，将第五信号输入端、第二信号输入端和第一信号输入端的电位分别传递至第一信号输出端GA、第三信号输出端COUT和第二信号输出端GB。具体是当第一自举节点QL和第二自举节点QR为高电位时，将第一信号输入端CLK1、第二信号输入端CLK2和第五信号输入端CLKW1的电位分别传递至本驱动单元第二信号输出端GB、本级级联信号输出端COUT、第一信号输出端GA，并且当两个扫描信号输出端GA和GB由低电平跳变至高电平时，自举电容C2和C1将内部第二自举节点QR和第一自举节点QL的电位耦合到更高的电位，从而提高驱动速度。
[0084] 输入模块21连接在第四信号输入端或第三电位输入端、输入信号输入端CIN、自举节点下拉模块23之间。输入模块21用于对输入模块21与驱动上拉模块22之间的连接节点第一自举节点QL和第二自举节点QR进行预充电,以开启驱动上拉模块22。具体是对内部第二自举节点QR和第一自举节点QL进行预充电，使驱动上拉模块22的驱动第六晶体管T201、第七晶体管T202和第八晶体管T203打开，为扫描信号的输出做准备。同时启动输出下拉模块24的控制电路，将内部低电平维持节点QB的电位下拉至第二电位输入端的电压VSSL，使下拉晶体管第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404和第十五晶体管T405在输出扫描脉冲到来之前关闭，避免在上拉阶段对扫描信号输出端进行下拉放电，从而提高驱动速度和减小功耗。
[0085] 自举节点下拉模块23连接在第三信号输入端、第二电位输入端和输入模块21之间。输入模块21与自举节点下拉模块23的连接节点是第一自举节点QL。自举节点下拉模块23用于将第一自举节点QL的电位降至第二低电位VSSL。充分利用驱动上拉模块22的所有晶体管对扫描信号输出端和级联信号输出端COUT进行放电。为了减缓内部第一自举节点QL下拉速度，自举节点下拉模块23的晶体管采用二极管接法。采用二极管接法的好处在不改变薄膜晶体管尺寸的前提下，具有更大的导通电阻。
[0086] 低电平维持模块25连接在第三电位输入端、第三信号输入端、第二电位输入端、输出下拉模块24和输入模块21之间。低电平维持模块25和输出下拉模块24的连接节点是低电平维持节点QB。低电平维持模块25和输入模块21的连接节点是第一自举节点QL或第二自举节点QR。低电平维持模块25用于维持低电平维持节点QB的电位不低于第二电位输入端的电位。驱动电路单元在预充和上拉阶段，内部低电平维持节点QB被第二十一晶体管T503和第二十二晶体管T504下拉至第二低电平，确保输出下拉模块24的晶体管处于完全关闭状态。在下拉和低电平维持阶段，晶体管第十九晶体管T501周期性给内部低电平维持节点QB充电，使低电平维持节点QB的电压始终处于高电平，保证输出下拉模块24的晶体管处于完全打开状态，将两个扫描信号输出端GA、GB和级联信号输出端COUT维持在相应的低电平。特别地，当晶体管电压为负时，低电平维持节点QB将面临漏电问题，此时第二十晶体管T502将持续打开为低电平维持节点QB充电，确保低电平维持节点QB的电位维持高电平。
[0087] 输出下拉模块24连接在第一电位输入端、第二电位输入端、第一信号输出端GA、第二信号输出端GB、第三信号输出端COUT、低电平维持模块25、和输入模块21之间。低电平维持模块25和输入模块21的连接节点是第一自举节点QL或第二自举节点QR。输出下拉模块24用于将第一信号输出端GA和第二信号输出端GB的电位下拉至第一电位输入端的电位。输出下拉模块24还用于将第一自举节点QL、第三信号输出端COUT和第二自举节点QR的电位下拉至第二电位输入端的电位。
[0088] 图6所示的移位寄存器单元采用两个自举节点第一自举节点QL和第二自举节点QR，其中，第三信号输出端COUT可以与第一信号输出端GA或第二信号输出端GB共用自举节点，具体是第七晶体管T202的控制极可以与第一信号输出端GA或第二信号输出端GB连接。
[0089] 如图6所示，输入模块21与驱动上拉模块22之间的连接节点包括第一自举节点QL和第二自举节点QR。输入模块21包括第一晶体管T101和第二晶体管T102。第一晶体管T101和第二晶体管T102的控制极与输入信号输入端CIN连接，用于接收前级级联控制信号。第一晶体管T101和第二晶体管T102的第一极与第四信号输入端或第三电位输入端连接。第一晶体管T101的第二极与第一自举节点QL连接。第二晶体管T102的第二极与第二自举节点QR连接。
[0090] 如图7所示，为一种实施例的驱动电路单元的电路结构示意图，该驱动电路单元采用三个自举节点第一自举节点QL、第二自举节点QR和第三自举节点QC，即输入模块21与驱动上拉模块22之间的连接节点包括第一自举节点QL、第二自举节点QR和第三自举节点QC。其中，第三自举节点QC用于第三信号输出端COUT连接。第一晶体管T101和第二晶体管T102、第三晶体管T103、第四晶体管T104的控制极与输入信号输入端CIN连接。第一晶体管T101的第一极与第四信号输入端或第三电位输入端连接。第一晶体管T101的第二极与第二晶体管T102的第一极、第三晶体管T103的第一极、第五晶体管T105的第一极和第四晶体管T104的第一极连接。第二晶体管T102的第二极与第一自举节点QL连接。第四晶体管T104的第二极与第三自举节点QC连接。第三晶体管T103的第二极和第五晶体管T105的控制极连接，并与第二自举节点QR连接。第五晶体管T105的第二极与第一信号输出端GA、第二信号输出端GB或第三信号输出端COUT连接。
[0091] 进一步，当输入模块21与驱动上拉模块22之间的连接节点只包括第一自举节点QL和第二自举节点QR时，该驱动电路单元的输入模块21可以去掉第四晶体管T104。即输入模块21还可以包括第一晶体管T101、第二晶体管T102、第三晶体管T103和第五晶体管T105。第一晶体管T101和第二晶体管T102、第三晶体管T103的控制极与输入信号输入端CIN连接。第一晶体管T101的第一极与第四信号输入端或第三电位输入端连接。第一晶体管T101的第二极与第二晶体管T102的第一极、第三晶体管T103的第一极和第五晶体管T105的第一极连接。第二晶体管T102的第二极与第一自举节点QL连接。第三晶体管T103的第二极和第五晶体管T105的控制极连接，并与第二自举节点QR连接。第五晶体管T105的第二极与第一信号输出端GA、第二信号输出端GB或第三信号输出端COUT连接。
[0092] 如图8所示，为一种实施例中的电路驱动单元的输入模块的电路示意图，输入模块21与驱动上拉模块22之间的连接节点包括第一自举节点QL、第二自举节点QR和第三自举节点QC。输入模块21包括第一晶体管T101和第二晶体管T102、第三晶体管T103。第一晶体管T101和第二晶体管T102、第三晶体管T103的控制极与输入信号输入端CIN连接。第一晶体管T101和第二晶体管T102、第三晶体管T103的第二极与第四信号输入端或第三电位输入端连接。第一晶体管T101的第二极与第一自举节点QL连接。第二晶体管T102的第二极与第二自举节点QR连接。第三晶体管T103的第二极与第三自举节点QC连接。
[0093] 如图6所示，驱动上拉模块22具体包括第六晶体管T201、第七晶体管T202、第八晶体管T203和第一电容C1、第三电容C3。第六晶体管T201的第一极与第五信号输入端连接。第六晶体管T201的第二极与第一信号输出端GA连接。第七晶体管T202的第一极与第二信号输入端连接。第七晶体管T202的第二极与第三信号输出端COUT连接。第八晶体管T203的第一极与第一信号输入端连接。第八晶体管T203的第二极与第二信号输出端GB连接。第八晶体管T203的控制极与第二自举节点QR连接。第六晶体管T201的控制极与第一自举节点QL连接。第七晶体管T202的控制极与第一自举节点QL、第二自举节点QR或第三自举节点QC连接。第一电容C1串联在第六晶体管T201的控制极与第二极之间。第三电容C3串联在第八晶体管T203的控制极与第二极之间。进一步，驱动上拉模块22还可以包括第二电容C2，如图7所示，其串联在第七晶体管T202的控制极与第二极之间。
[0094] 如图6所示，自举节点下拉模块23包括第九晶体管T301。第九晶体管T301的控制极与第三信号输入端连接。第九晶体管T301的第一极与第一自举节点QL、第二自举节点QR或第三自举节点QC连接。第九晶体管T301的第二极与第二电位输入端连接。
[0095] 如图9所示，为一种实施例的驱动电路单元的自举节点下拉模块的电路示意图，自举节点下拉模块23还可以包括第九晶体管T301和第十晶体管T302。第九晶体管T301的控制极与第三信号输入端连接。第九晶体管T301的第一极与第一自举节点QL、第二自举节点QR或第三自举节点QC连接。第十晶体管T302的控制极和第一极短接，并和第九晶体管T301的第二极连接。第十晶体管T302的第二极与第二电位输入端连接。
[0096] 如图6所示，低电平维持模块25与输出下拉模块24之间的连接节点包括低电平维持节点QB。输出下拉模块24包括第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404和第十五晶体管T405。第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404和第十五晶体管T405的控制极与低电平维持节点QB连接。第十一晶体管T401、第十三晶体管T403和第十四晶体管T404的第二极与第二电位输入端连接。第十二晶体管T402和第十五晶体管T405的第二极与第一电位输入端连接。第十一晶体管T401的第一极与第一自举节点QL连接。第十二晶体管T402的第一极与第一信号输出端GA连接。第十三晶体管T403的第一极与第三信号输出端COUT连接。第十四晶体管T404的第一极与第二自举节点QR连接。第十五晶体管T405的第一极与第二信号输出端GB连接。
[0097] 如图7所示，低电平维持模块25与输出下拉模块24之间的连接节点包括低电平维持节点QB。输出下拉模块24包括第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404、第十五晶体管T405和第十六晶体管T406。第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404、第十五晶体管T405和第十六晶体管T406的控制极与低电平维持节点QB连接。第十一晶体管T401的第一极与第一自举节点QL连接。第十二晶体管T402的第一极与第一信号输出端GA连接。第十三晶体管T403的第一极与第三自举节点QC连接。第十四晶体管T404的第一极与第三信号输出端COUT连接。第十五晶体管T405的第一极与第二自举节点QR连接。第十六晶体管T406的第一极与第二信号输出端GB连接。第十一晶体管T401、第十三晶体管T403、第十四晶体管T404和第十五晶体管T405的第二极与第二电位输入端连接。第十二晶体管T402和第十六晶体管T406的第二极与第一电位输入端连接。
[0098] 图10为一种实施例的驱动电路单元的输出下拉模块的电路示意图，输出下拉模块24包括第十一晶体管T401、第十二晶体管T402、第十四晶体管T404、第十五晶体管T405、第十六晶体管T406、第十七晶体管T407和第十八晶体管T408。第十一晶体管T401、第十二晶体管T402、第十四晶体管T404、第十五晶体管T405、第十六晶体管T406、第十七晶体管T407和第十八晶体管T408的控制极与低电平维持节点QB连接。第十一晶体管T401的第一极与第一自举节点QL连接。第十二晶体管T402的第一极与第一信号输出端GA连接。第十四晶体管T404的第一极与第三信号输出端COUT连接。第十五晶体管T405的第一极与第二自举节点QR连接。第十六晶体管T406的第一极与第二信号输出端GB连接。第十一晶体管T401、第十四晶体管T404和第十五晶体管T405的第二极与第十七晶体管T407的第一极连接。第十二晶体管T402和第十六晶体管T406的第二极与第十八晶体管T408的第一极连接。第十七晶体管T407的第二极与第二电位输入端连接。第十八晶体管T408的第二极与第一电位输入端连接。
[0099] 图11为一种实施例的驱动电路单元的输出下拉模块的电路示意图，与图10所示的输出下拉模块的电路相比，多一个第十三晶体管T403。输出下拉模块24包括第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404、第十五晶体管T405、第十六晶体管T406、第十七晶体管T407和第十八晶体管T408。第十一晶体管T401、第十二晶体管T402、第十三晶体管T403、第十四晶体管T404、第十五晶体管T405、第十六晶体管T406、第十七晶体管T407和第十八晶体管T408的控制极与低电平维持节点QB连接。第十一晶体管T401的第一极与第一自举节点QL连接。第十二晶体管T402的第一极与第一信号输出端GA连接。第十三晶体管T403的第一极与第三自举节点QC连接。第十四晶体管T404的第一极与第三信号输出端COUT连接。第十五晶体管T405的第一极与第二自举节点QR连接。第十六晶体管T406的第一极与第二信号输出端GB连接。第十一晶体管T401、第十三晶体管T403、第十四晶体管T404和第十五晶体管T405的第二极与第十七晶体管T407的第一极连接。第十二晶体管T402和第十六晶体管T406的第二极与第十八晶体管T408的第一极连接。第十七晶体管T407的第二极与第二电位输入端连接。第十八晶体管T408的第二极与第一电位输入端连接。
[0100] 如图7所示，低电平维持模块25包括第十九晶体管T501、第二十晶体管T502、第二十一晶体管T503和第二十二晶体管T504。第十九晶体管T501的控制极和第一极与第三信号输入端或第三电位输入端连接。第十九晶体管T501的第二极与第二十晶体管T502的第二极连接。第二十晶体管T502的控制极和第二极短接，并与低电平维持节点QB连接。第二十晶体管T502的第一极与第三电位输入端连接。第二十一晶体管T503的控制极与第一自举节点QL或第二自举节点QR连接。第二十一晶体管T503的第一极与第十九晶体管T501的第二极连接。第二十一晶体管T503的第二极与第二电位输入端连接。第二十二晶体管T504的控制级与输入信号输入端CIN连接。第二十二晶体管T504的第一极与低电平维持节点QB连接。第二十二晶体管T504的第二极与第二电位输入端连接。
[0101] 图12(a)为一实施例的电路驱动单元的低电平维持模块的电路示意图，低电平维持模块25包括第十九晶体管T501、第二十晶体管T502和第二十一晶体管T503。第十九晶体管T501的控制极和第一极与第三信号输入端连接。第十九晶体管T501的第二极与第二十晶体管T502的第二极连接。第二十晶体管T502的控制极和第二极短接，并与所述低电平维持节点QB连接。第二十晶体管T502的第一极与第三电位输入端连接。第二十一晶体管T503的控制极与第一自举节点QL或第二自举节点QR连接。第二十一晶体管T503的第一极与第十九晶体管T501的第二极连接。第二十一晶体管T503的第二极与第二电位输入端连接。
[0102] 图12(b)为一实施例的电路驱动单元的低电平维持模块的电路示意图，低电平维持模块25还可以包括第十九晶体管T501、第二十晶体管T502、第二十一晶体管T503、第二十四晶体管T506和第二十三晶体管T505。第十九晶体管T501的控制极和第一极与第三信号输入端连接。第十九晶体管T501的第二极与第二十晶体管T502的第二极连接。第二十晶体管T502的控制极和第二极短接，并与第十九晶体管T501的第二极连接。第二十晶体管T502的第一极与第三电位输入端连接。第二十一晶体管T503的控制极与第一自举节点QL或第二自举节点QR连接。第二十一晶体管T503的第一极与第十九晶体管T501的第二极连接。第二十一晶体管T503的第二极与第二电位输入端连接。第二十四晶体管T506的控制极与第一自举节点QL或第二自举节点QR连接。第二十四晶体管T506的第一极与低电平维持节点QB连接。第二十四晶体管T506第二极与第二电位输入端连接。第二十三晶体管T505的控制极和第十九晶体管T501的第二极连接。第二十三晶体管T505的第一极与第三电位输入端连接。第二十三晶体管T505的第二极与低电平维持节点QB连接。
[0103] 图12(c)为一实施例的电路驱动单元的低电平维持模块的电路示意图，低电平维持模块25还可以包括第十九晶体管T501、第二十一晶体管T503、第二十三晶体管T505、第二十四晶体管T506和第二十五晶体管T507。第十九晶体管T501的控制极和第一极与第三信号输入端连接。第十九晶体管T501的第二极与第二十一晶体管T503的第一极连接。第二十五晶体管T507的控制极和第二极短接，并与所述低电平维持节点QB连接。第二十五晶体管T507的第一极与第三电位输入端连接。第二十一晶体管T503的控制极与第一自举节点QL或第二自举节点QR连接。第二十一晶体管T503的第二极与第二电位输入端连接。第二十四晶体管T506的控制极与第一自举节点QL或第二自举节点QR连接。第二十四晶体管T506的第一极与低电平维持节点QB连接。第二十四晶体管T506的第二极与第二电位输入端连接。第二十三晶体管T505的控制极与第十九晶体管T501的第二极连接。第二十三晶体管T505的第一极与第三电位输入端连接。第二十三晶体管T505的第二极与低电平维持节点QB连接。
[0104] 图13为一实施例的电路驱动单元的低电平维持模块的电路示意图，低电平维持模块25还可以包括第十九晶体管T501、第二十晶体管T502、第二十一晶体管T503和第二十二晶体管T504。第十九晶体管T501的控制极与第三信号输入端连接。第十九晶体管T501的第一极与第三信号输入端或第三电位输入端连接。第十九晶体管T501的第二极和第二十晶体管T502的第二极连接。第二十晶体管T502的控制极与第二十晶体管T502的第二极短接，并与低电平维持节点QB连接。第二十晶体管T502的第一极与第三电位输入端连接。第二十一晶体管T503的控制极与第一自举节点QL或第二自举节点QR连接。第二十一晶体管T503的第一极与第十九晶体管T501的第二极连接。第二十一晶体管T503的第二极与第二电位输入端连接。第二十二晶体管T504的控制极与输入信号输入端CIN连接。第二十二晶体管T504的第一极与第十九晶体管T501的第二极连接。第二十二晶体管T504的第二极与第二电位输入端连接。
[0105] 进一步，低电平维持模块25还包括第四电容CS，串联于低电平维持节点QB和第二电位输入端之间。
[0106] 如上所述的驱动电路单元，第三信号输出端COUT与下一级驱动电路单元的输入信号输入端CIN连接。第三信号输出端COUT输出本级级联信号用于下一级驱动电路单元的前级级联信号的输入。输入信号输入端CIN与上一级驱动电路单元的信号输出端COUT连接，用于接收上一级驱动电路单元输出的前级级联信号的输入。
[0107] 图14为一实施例驱动电路单元的一种工作时序图，本实施例依据图6所示的驱动电路单元的工作过程分为四阶段，包括：
[0108] (1)预充阶段，输入信号输入端CIN为高电平，第四信号输入端CLK4为高电平。第一晶体管T101、第二晶体管T102和第三晶体管T103开启，对内部第一自举节点QL和第二自举节点QR进行预充电。第四信号输入端CLK4的高电平传递至第一自举节点QL和第二自举节点QR。开启第六晶体管T201、第七晶体管T202和第八晶体管T203。第二信号输入端CLK2和第五信号输入端CLKW1的低电平传递至本驱动单元的级联信号输出端COUT和第一信号输出端GA。第一信号输入端CLK1的低电平传递至本级第二信号输出端GB。第二十一晶体管T503在输入信号输入端CIN高电平作用下开启，将第二电位输入端的低电平传递至低电平维持节点QB，将输出下拉模块24的所有晶体管关断。由于晶体管关断需要一定的时间，如果能控制输出下拉模块24的所有晶体管提前关闭，可以避免其在上拉阶段开始上拉时发生的漏电现象，从而提高驱动速度和减小功耗。
[0109] (2)上拉阶段，第四信号输入端CLK4和输入信号输入端CIN为低电平，第二信号输入端CLK2、第五信号输入端CLKW1的高电平分别传递至本级级联信号输出端COUT和本级第一信号输出端GA，第一信号输入端CLK1的高电平传递至本级第二信号输出端GB。在第一信号输出端GA和第二信号输出端GB阶跃至高电平时，第一自举节点QL和第二自举节点QR由于自举电容C1和C2的自举作用被抬升到更高的电位进一步提高上拉速度。自举节点电位变化量为：
[0110]
[0111] 其中，△V表示自举节点电位变化量，△Scan表示输出端的电位变化量，C为自举电容C1或者C2的电容值，Cp为驱动晶体管控制极所有寄生电容的电容值。特别地，由于第一信号输出端GA输出的扫描信号具有两个脉冲，故其对应的第一自举节点QL将发生两次自举，两次自举节点电位变化量相同。此阶段，低电平维持节点QB仍维持在低电平，输出下拉模块24的所有晶体管仍处于关闭状态。
[0112] (3)下拉阶段，为了充分利用驱动晶体管第六晶体管T201和第八晶体管T203对第一信号输出端GA和第二信号输出端GB进行放电，提高下拉速度，使第一自举节点QL和第二自举节点QR的放电滞后于第一信号输出端GA和第二信号输出端GB的放电。第二信号输入端CLK2、第五信号输入端CLKW1的低电平传递至本级第一信号输出端GA和级联信号输出端COUT，第一信号输入端CLK1的低电平传递至本级第二信号输出端GB。与此同时，低电平维持模块25的第十九晶体管T501将高电平端的高电平传递至低电平维持节点QB，使输出下拉模块24的所有晶体管处于开启状态。特别地，由于内部低电平维持节点QB的低电位上升速度较慢，第一自举节点QL和第二自举节点QR的高电位下降缓慢，故利用输出下拉模块24对本级第一信号输出端GA和第二信号输出端GB、级联信号输出端下拉放电的速度比利用驱动上拉模块22的速度要慢。
[0113] (4)低电平维持阶段，在本阶段的任意一个时钟脉宽里，第三信号输入端CLK3为高电平，高电平输出端将高电平传递至低电平维持节点QB，输出下拉模块24的所有晶体管将开启，对本级第一信号输出端GA和第二信号输出端GB、第三信号输出端COUT、第一自举节点QL、第二自举节点QR持续下拉。当第十九晶体管T501阈值电压为正时，第二十一晶体管T503和第二十二晶体管T504处于关闭状态，因低电平维持节点QB无放电路径以保持在高电位，使得下拉管对输出起持续下拉作用。此外，在第三信号输入端CLK3的时钟信号控制下，自举节点下拉模块23对内部第一自举节点QL进行周期性放电，保持第一自举节点QL点的低电位，对输出起到进一步的稳定作用。当晶体管呈现负阈值特性时，当第三信号输入端CLK3为低电平时，低电平维持节点QB会因为第二十一晶体管T503和第二十二晶体管T504漏电而被放电至低电平。此时，电路通过利用持续导通的第二十晶体管T502将低电平维持节点QB点持续充电，从而使输出下拉模块24的所有晶体管仍处于开启状态。
[0114] 如图15所示，为一实施例公开的驱动电路单元产生复杂信号的对比图，是第一自举节点QL、第二自举节点QR、第一信号输出端GA和第二信号输出端GB分别在如图2所示的共用自举节点结构、图3所示的增加二极管接法隔离自举节点结构和本实施例图5所示的双自举节点结构中的仿真结果对比。其中，横坐标是时间，纵坐标是电压值，以点划线表示图2所示的共用自举节点，以虚线表示图3所示的增加二级管接法，以实线表示图5所示的双自举节点接法。输出扫描信号的上升时间取决于扫描脉冲向上跳变前后自举节点的电位，同理，输出扫描信号的下降时间取决于扫描脉冲向下跳变前后自举节点的电位。对于第二扫描信号输出端GB，三种结构的输出扫描信号上升时间相近，共用自举节点结构的为1.52μs，二极管接法隔离自举节点的为1.81μs，双自举节点结构的为1.65μs。但是三种结构输出扫描信号下降时间相差很大。共用自举节点结构的为1.09μs，二极管接法隔离自举节点结构的为2.46μs，双自举节点结构的为1.49μs。这种差异来源于第二自举节点QR(共用自举节点结构只有一个自举节点Q，曲线在节点QR图中表示)的电位变化不相同。三种结构的第一自举节点QR在上拉阶段时都自举至45V左右的高电平，故输出扫描信号的上升时间相近。
[0115] 共用自举节点结构的自举节点Q在复杂时钟信号的时钟馈通效应作用下，在第一输出扫描脉冲跳变为低电平的一个脉宽时间内，电位维持在31.33V，驱动薄膜晶体管持续具有较高的驱动电压，下拉放电能力强。
[0116] 二极管接法隔离自举节点结构的第二自举节点QR电位先漏电至第一自举节点QL，电压由45.17V跳变至29.65V，接着在时钟馈通效应作用下由29.65V跳变至4.02V，这导致驱动上拉模块22的驱动晶体管放电能力较另外两种结构弱，第二信号输出端GB的扫描信号输出下降时间变长。
[0117] 双自举节点结构的第二自举节点QR在扫描脉冲跳变为低电平的一个脉宽时间内，由于时钟馈通作用，第二自举节点QR电位由45.17V降至13.56V，扫描脉冲的下降时间处于三种结构中间。
[0118] 对于第一信号输出端GA，分析方法相似。由于扫描信号有两个脉冲，所以输出扫描信号分别有两个上升下降时间。三种结构输出扫描信号第一个脉冲的上升下降时间相差不大，但是第二个脉冲的上升下降时间差异明显。共用自举节点第二个脉冲的上升时间为2.64μs，下降时间为1.68μ。二极管接法隔离自举节点结构第二个脉冲的上升时间为1.25μs，下降时间为1.13μs。双自举节点结构第二个脉冲的上升时间为1.61μs，下降时间为1.68μs。
[0119] 第一脉冲的上升下降时间差异不大源于第一自举节点QL(共用自举节点结构为Q，曲线在节点QR图中表示)在第一脉冲跳变前后的电位相差不大。第一自举节点QL在第二脉冲向上或者向下跳变前后电位差异明显。共用自举节点结构的自举节点Q在第二脉冲向上或者向下跳变时电位维持为31.33V，无明显的第二次自举，导致第二个脉冲向上跳变的上升时间过变长。二极管接法隔离自举节点结构的第一自举节点QL在第一个脉冲向下跳变后的半个脉宽内，由于第二自举节点QR漏电，第一自举节点QL被充电至46.27V，当第二个脉冲向上跳变时，第一自举节点QL在第二次自举作用下自举至56.53V并维持至第二脉冲向下跳变，故相比于另外两种结构，二极管接法隔离自举节点结构的第二次脉冲的上升下降时间更短。双自举节点结构第一自举节点QL两次自举的电位相近，故两次脉冲的上升下降时间相近。
[0120] 图16为一实施例公开的驱动电路单元产生复杂信号的对比图，是第一自举节点QL、第二自举节点QR、第一信号输出端GA和第二信号输出端GB分别在如图2所示的共用自举节点结构、图3所示的增加二极管接法隔离自举节点结构和本实施例图5所示的双自举节点结构中的仿真结果对比。其中，横坐标是时间，纵坐标是电压值，以点划线表示图2所示的共用自举节点，以虚线表示图3所示的增加二级管接法，以实线表示图5所示的双自举节点接法。当集成栅极驱动的薄膜晶体管阈值正向漂移4V，即阈值电压为Vth＝5V时，共用自举节点结构第二个脉冲自举能力不足和二极管接法隔离自举节点结构第二自举节点QR漏电问题更明显。对于第二信号输出端GB，二极管接法隔离自举节点结构的第一输出信号端GB扫描信号下降时间长达5.12μs，远大于共用自举节点结构的1.26μs和双自举节点结构的2.25μs。二极管接法隔离自举节点结构过长的下降时间源于二极管接法隔离自举节点结构的第二自举节点QR电位由40.96V漏电下降至25.13V，并在时钟馈通作用下跳变至1.04V，导致驱动薄膜晶体管的放电能力下降。对于第一信号输出端GA，共用自举节点结构由于自举节点Q无法二次自举，自举节点电位仅25.52V，驱动薄膜晶体管驱动能力较弱，导致第二次脉冲上升时间过长，一个脉宽时间内充电至14.18V，小于另外两种结构的20.00V。另外地，二极管接法隔离自举节点结构存在另一个问题，即第一自举节点QL预充电过程中存在两个阈值电压损失，预充电位仅有2.32V，这导致第一个脉冲的上升时间较长，且最高电位为13.65V，低于共用自举节点结构的18.08V和双自举节点结构的16.99V。而且，阈值电压越大，其阈值损失越大。第一个脉冲的上升时间越长，最高电位越低。
[0121] 结合图15和图16所示的仿真结果，对比三种自举节点结构，本实施例中的独立双自举节点方法具有更稳定的自举节点，不存在第二次自举能力不足、多个阈值电压损失和自举节点漏电问题，两个扫描输出信号的上升下降时间对称性好，不存在扫描信号上升(或者下降)时间过长问题。
[0122] 如图17所示，为一实施例中的驱动电路单元的输出信号示意图。在阈值负向漂移，即阈值电压为Vth＝-5V时，有无第二十晶体管T502栅极驱动单元的单级扫描信号输出对比图。无第二十晶体管T502情况下，在第三信号输入端CLK3为低电平时,由于第二十一晶体管T503和第二十二晶体管T504漏电，低电平维持节点QB被下拉至-7.6V，造成第一信号输出端GA的扫描信号电平由-10.2V跳变至-7.1V，第二信号输出端GB的扫描信号电平由-10.1V跳变至-6.2V，本级级联信号输出端COUT的信号的电平由-15.0V跳变至-7.2V。由此可见，第二十晶体管T502能很好的稳定低电平维持部分低电平维持节点的高电平，将扫描输出端和本级级联信号输出端COUT稳定在相应的低电平。
[0123] 如上所述，本发明申请公开了一种具有分离自举节点的驱动电路单元的设计，其中单个集成驱动单元输出两种扫描信号。这种新的驱动电路具有满幅度的输出扫描信号，扫描信号的上升、下降时间短，并且扫描脉冲的上升、下降波形对称性良好。同时，在低电平维持模块部分，引入了反馈结构，通过二极管连接的方法将低电平维持部分的下拉晶体管的栅极耦合到高电平，使得晶体管阈值电压为负时，低电平维持部分仍然能够正常地工作。本申请公开的驱动电路单元可以应用于平板显示领域、AMOLED显示领域和TFT-LCD显示领域。
[0124] 本申请中的驱动电路单元可以满足AMOLED像素电路对于两种扫描信号的要求，通过采用分离输入端产生相互独立的双自举节点，避免时钟馈通效应导致不同自举节点之间发生电荷耦合，解决薄膜晶体管漏电导致自举节点电压下降的问题，使输出扫描信号的脉冲形状更加完整且具有对称、较短的上升下降时间。进而保证像素电路正常工作，AMOLED显示器的稳定性和均匀性更好。再通过引入二极管接法的反馈晶体管，在晶体管阈值电压为负时，低电平维持节点仍能维持高电平，把输出端扫描信号维持在相应的低电平，保证像素电路的正常工作。
[0125] 实施例二：
[0126] 如图18所示，为一实施例中的驱动电路结构示意图，其中包括若干个实施例一中的驱动电路单元，每个驱动电路单元级联连接。具体包括第一时钟线CLK1、第二时钟线CLK2、第三时钟线CLK3、第四时钟线CLK4、第五时钟线CLKW1、第六时钟线CLKW2和第一低电位线VSS、第二低电位线VSSL、第一高电位线VH、输入信号输入线CIN、级联信号输出线COUT。驱动电路还包括N+1级级联的实施例一中的驱动电路单元，其中N为正整数。第一时钟线CLK1、第二时钟线CLK2、第三时钟线CLK3和第四时钟线CLK4为所述驱动电路单元传输时钟信号。第一级的驱动电路单元的所述输入信号输入端CIN用于耦合启动信号STV。第二级驱动电路单元的所述输入信号输入端CIN及最后一级的驱动电路单元的所述输入信号输入端CIN耦合上一级驱动电路单元的所述级联信号输出端COUT。第五时钟线CLKW1耦合奇数级驱动电路单元的所述第五信号输入端，用于复杂脉冲信号CLKW1的输入。第六时钟线CLKW2耦合偶数级驱动电路单元的所述第五信号输入端，用于复杂脉冲信号CLKW2的输入。第一低电位线VSS、第二低电位线VSSL和第一高电位线VH为所述驱动电路单元输入电压信号。
[0127] 本申请还公开了一种显示器，包括面板和如上所述的驱动电路。面板包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线。如上所述的驱动电路为栅极扫描线提供栅极驱动信号。
[0128] 以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。
