压敏电阻的陶瓷基体及压敏电阻

摘要

本发明公开了一种压敏电阻的陶瓷基体，其包括基体的顶面和底面，其特征在于，所述顶面或底面中的至少一个具有一个用于设置电极层的连续曲面，所述连续曲面从其边缘到曲面内部逐渐向基体内部凹陷。本发明还公开了使用这种基体的压敏电阻。本发明的压敏电阻可以增大压敏电阻导电层间的爬电距离；改善电流和应力分布，减少压敏瓷片烧结工艺造成外表面差异对电参数的影响，增大压敏电阻单位面积抗大电流冲击能力，提高电极单位有效面积，可在不降低压敏电阻使用性能的情况下，有效减小压敏电阻产品体积，节省使用空间，减少制造成本。

权利要求

1.一种压敏电阻的陶瓷基体，其包括基体的顶面和底面，其特征在于，所述顶面或底面中的至少一个具有一个用于设置电极层的连续曲面，所述连续曲面从其边缘到曲面内部逐渐向基体内部凹陷；

所述连续曲面的曲率半径R与该陶瓷基体顶面或底面的长轴半径r的关系为；

在所述基体中，所述连续曲面的最高点位置的厚度与所述连续曲面内部最低点位置的厚度的比值不高于1.3。

2.根据权利要求1所述的压敏电阻的陶瓷基体，其特征在于，所述连续曲面的边缘与顶面或底面的边缘重合，或者所述连续曲面与其相邻表面的连接处是光滑过渡曲面。

3.根据权利要求1所述的压敏电阻的陶瓷基体，其特征在于，所述连续曲面最高点与内部最低点的高度差小于0.3mm。

4.根据权利要求1或2或3之一所述的压敏电阻的陶瓷基体，其特征在于，所述连续曲面为圆弧面或部分球面或部分椭球面。

5.根据权利要求1或2或3之一所述的压敏电阻的陶瓷基体，其特征在于，在所述顶面和底面上均有所述连续曲面。

6.根据权利要求5所述的压敏电阻的陶瓷基体，其特征在于，所述连续曲面在顶面和底面上镜面对称。

7.一种使用权利要求1至6之一所述陶瓷基体的压敏电阻，其方案如下：一种使用上述基体的压敏电阻，在所述基体顶面和底面上分别设置有电极层，电极层设置在所述连续曲面上，在各电极层上分别设置有引出线，在所述基体、电极层和位于电极层上的引线外部包覆有绝缘层。

8.根据权利要求7所述的压敏电阻，其特征在于，所述电极层包括在基体上由丝网印刷或真空溅射形成的过渡层，和在过渡层上的导电层，所述导电层是热喷涂在过渡层上的铜或铜合金。

说明书

压敏电阻的陶瓷基体及压敏电阻

技术领域

[0001] 本发明属于电子元器件领域，特别是压敏电阻的陶瓷基体和使用这种基体的压敏电阻。

背景技术

[0002] 现有的压敏电阻通常包括陶瓷基体，位于陶瓷基体两侧的电极和电极上的引线。为了提高压敏电阻的过流能力和寿命，现有技术中给出了各种技术方案。

[0003] 最常见的技术方案是陶瓷基体的顶面和底面相互平行的平面，由于大电流时的边缘效应，制成的压敏电阻最重要的两个技术指标：最大峰值电流和电流冲击稳定性都不是最好的。

[0004] 在中国发明专利(专利号201710070072.7)中公开了一种压敏电阻的结构，如图1-2所示，所述压敏电阻器由陶瓷基体、引出端、电极层、绝缘层构成，陶瓷基体上预制有凹形区域，即为电极定位区域，电极上设有引出端，绝缘层全部或部分包裹陶瓷基体、电极层、引出端，采用溅射或喷涂电极，掩膜板的电极孔定位覆盖于凹形空缺，小电极孔与大凹形空缺构成瓶状结构，电极飘散沉积至凹形空缺内形成电极，可实现电极精确布满凹形空缺，避免批量溅射时因陶瓷基体直径差异导致的电极偏心，同时凹形空缺边缘陶瓷基体厚度大于内部，有利与减小边缘跨弧风险，减弱边缘效应，可大幅提升通流性能，所述的压敏电阻器制备过程包括陶瓷基体制作、电极化、连接引出端、涂装绝缘层及打印、测试。该技术方案与顶面和底面是平面的方案相比，最大峰值电流和电流冲击稳定性耐受次数都提升了1倍，但由于它的设计缺陷，妨碍了性能指标的进一步提升，具体分析如下：该方案由于强调凹形空缺的底面要与基体上、下表面平行，并且该面积要大于电极总面积的50％，大电流冲击时凹形底部区域的电流密度变大，发热将加剧，而电极的外围区域由于基片厚度迅速加厚，电流密度迅速变小，发热将减少，整个陶瓷基片明显分为了高发热和低发热两个区域，在大电流反复冲击时，在热应力的作用下，瓷体的内部两个区域分界附近将产生隐裂纹，造成劣化，影响性能的进一步提升。当凹形底部边缘隆起过陡，出现明显折线时(即横断面出现奇点)，上述现象最为明显。中国实用新型专利(专利号201521069465.9)也公开了类似的技术。

发明内容

[0005] 本发明的目的在于针对现有技术中的不足，提供一种能够改进压敏电阻过流能力和延长其寿命的压敏电阻的陶瓷基体及压敏电阻。

[0006] 为了实现上述发明目的，本发明提供了以下技术方案：

[0007] 一种压敏电阻的陶瓷基体，其包括基体的顶面和底面，其特征在于，所述顶面或底面中的至少一个具有一个用于设置电极层的连续曲面，所述连续曲面从其边缘到曲面内部逐渐向基体内部凹陷。

[0008] 本发明的一些优选技术方案如下:

[0009] 优选的，所述连续曲面的边缘与顶面或底面的边缘重合，或者所述连续曲面与其相邻表面的连接处是光滑过渡曲面。

[0010] 优选的，所述连续曲面的曲率半径R与该陶瓷基体顶面或底面的长轴半径r的关系为

[0011] 优选的，所述连续曲面的曲率半径大于该曲面在平面上投影的长轴的5倍。

[0012] 优选的，所述连续曲面最高点与内部最低点的高度差小于2mm。

[0013] 优选的，所述连续曲面最高点与内部最低点的高度差小于0.3mm。

[0014] 优选的，在所述基体中，所述连续曲面最高点位置的厚度与所述连续曲面内部最低点位置的厚度的比值不高于1.3。

[0015] 优选的，所述连续曲面为圆弧面或部分球面或部分椭球面。

[0016] 优选的，在所述顶面和底面上均有所述连续曲面。

[0017] 优选的，所述连续曲面在顶面和底面上镜面对称。

[0018] 本发明的另一目的是提供一种使用上述陶瓷基体的压敏电阻，其方案如下：

[0019] 一种使用上述基体的压敏电阻，在所述基体顶面和底面上分别设置有电极层，电极层设置在所述连续曲面上，在各电极层上分别设置有引出线，在所示基体、电极层和位于电极层上的引线外部包覆有绝缘层。

[0020] 优选的，所述电极层是采用丝网印刷方式印刷在基体上。

[0021] 优选的，所述电极层包括在基体上由丝网印刷或真空溅射形成的过渡层，和在过渡层上的导电层，所述导电层是热喷涂在过渡层上的铜或铜合金。

[0022] 与现有技术相比，本发明的有益效果：本发明的压敏电阻通过在压敏瓷片端面上设置连续曲面的凹面区域，可以增大压敏电阻电极间的爬电距离；并且在曲面上没有奇点，电流密度分布变化缓慢而连续，不易于产生电流密度突变点或应力集中点；曲面逐渐向内降低，还有利于改善陶瓷基体内电场的边缘效应，缓解压敏电阻两级之间的爬电问题；在压敏电阻通电发热时，整个陶瓷基片发热更接近均匀；避免基体膨胀过程中产生应力集中点；本发明还可以减少压敏瓷片上电极层边缘与瓷片边缘距离(留边量)，不仅增大压敏电阻单位面积抗大电流冲击能力，而且增大了压敏电阻电极单位有效面积，可在不降低压敏电阻使用性能的情况下，有效减小压敏电阻产品体积，节省使用空间，减少制造成本。

附图说明

[0023] 图1-1是现有普遍使用技术的示意图。

[0024] 图1-2是现有技术的示意图

[0025] 图2是本发明陶瓷基体实施例的示意图。

[0026] 图3是图2所示陶瓷基体切开后的示意图。

[0027] 图4是图2所示陶瓷基体切开后的侧视图。

[0028] 图5是本发明另一实施例陶瓷基体切开后的侧视图。

[0029] 图6是本发明另一实施例陶瓷基体切开后的侧视图。

[0030] 图7是本发明压敏电阻的示意图。

具体实施方式

[0031] 下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

[0032] 本发明的实施例1

[0033] 一种压敏电阻的陶瓷基体，其切开后的侧视图如图6所示，包括顶面2,、底面3和在底面3与顶面2之间的侧壁1。在的陶瓷基体的顶面2设置一个最大深度为0.15mm布满顶面2的连续曲面的凹面区域4，底面3为平面。采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5烧渗得到端面附着有银导电层6(电极层)的压敏电阻陶瓷基体5。焊接上相应的引脚7后再用环氧树脂包封后制成压敏电阻元件成品组。

[0034] 实施例2

[0035] 一种压敏电阻陶瓷基体，其切开后的侧视图如图5所示，在其顶面2和底面3分别设置一深度为0.15mm布满连续曲面的凹面区域，采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5烧渗得到端面附着有银导电层6的压敏电阻陶瓷基体5。焊接上相应的引脚7后再用环氧树脂8包封后制成压敏电阻元件成品组。

[0036] 实施例3

[0037] 一种压敏电阻陶瓷基体，如图2、图3和图4所示，在压敏电阻陶瓷基体的两个端面(顶面2和底面3)分别设置一深度为0.15mm未布满端面的凹面区域；采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5在下烧渗得到端面附着有银导电层6的压敏电阻陶瓷基体5，如图7所示。焊接上相应的引脚7后再用环氧树脂8包封后制成压敏电阻元件成品组。

[0038] 实施例4

[0039] 一种压敏电阻陶瓷基体，其切开后的侧视图如图5所示，在其顶面2和底面3分别设置一深度为0.05mm布满连续曲面的凹面区域，采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5烧渗得到端面附着有银导电层6的压敏电阻陶瓷基体5。焊接上相应的引脚7后再用环氧树脂8包封后制成压敏电阻元件成品组。

[0040] 实施例5

[0041] 一种压敏电阻陶瓷基体，其切开后的侧视图如图5所示，在其顶面2和底面3分别设置一深度为0.3mm布满连续曲面的凹面区域，采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5烧渗得到端面附着有银导电层6的压敏电阻陶瓷基体5。焊接上相应的引脚7后再用环氧树脂8包封后制成压敏电阻元件成品组。

[0042] 上述实施例中凹面的深度可以根据设计要求进行调整，考虑到电极层的曲率和焊接问题，该深度在不超过0.3mm时可以有较好的表现。或者，也可以选用所述连续曲面的曲率半径R与该陶瓷基体顶面或底面的长轴半径r的关系为 方便本领域技术人员确定凹面的深度和元件尺寸之间的关系。

[0043] 在上述实施例中，基体的形状不限于圆盘状，可以是长方体或其他形状，对应的连续曲面也可以是和基体顶部或底部表面相似的连续曲面，在基体顶部或底部直接设置一个下陷的连续曲面即可。电极层的形状可以设置成与连续曲面形状相似，电极层边缘位于连续曲面内部即可。

[0044] 上述实施例中的电极层采用银导电层，为了节约电极层的成本，也可以将电极层设置成包括在基体上由丝网印刷或真空溅射形成的过渡层，和在过渡层上的导电层，所述导电层是热喷涂在过渡层上的铜或铜合金。

[0045] 对比例1

[0046] 采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为片柱状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为1.0mm。将涂覆好的压敏瓷片烧渗得到端面附着有银导电层的压敏瓷片。按照常规生产工艺，压敏瓷片的端面不做处理，压敏顶面和底面平行，焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组，如图1-1所示结构。

[0047] 对比例2

[0048] 用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为1.0mm。将涂覆好的压敏瓷片烧渗得到端面附着有银导电层的压敏瓷片。按照现有技术即中国发明专利(专利号201710070072.7)中公开了一种压敏电阻的结构常规生产工艺，压敏瓷片边缘凸起，压敏顶面和底面平行，焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组。如图
1-2所示结构。

[0049] 对比例3

[0050] 一种压敏电阻陶瓷基体，其切开后的侧视图如图5所示，在其顶面2和底面3分别设置一深度为0.5mm布满连续曲面的凹面区域，采用丝网印刷工艺将银浆料涂覆在14K压敏电阻陶瓷基体表面，压敏电阻陶瓷基体为圆片状，直径14.0mm左右，银浆涂覆层距离边缘(留边量)为0.5mm。将涂覆好的压敏电阻陶瓷基体5烧渗得到端面附着有银导电层6的压敏电阻陶瓷基体5。焊接上相应的引脚7后再用环氧树脂8包封后制成压敏电阻元件成品组。

[0051] 测试

[0052] 将规格型号相同压敏电阻样品制成的实施例组1-5和对比例1～3用极限浪涌电流进行冲击试验，判定的标准是冲击前后压敏电压的变化率小于10％、无外观损伤判合格，极限电流波形为8/20us。

[0053] 将规格型号相同压敏电阻样品制成的实施例组1-5和对比例1～3用8/20us波，3KA电流进行电流冲击稳定性试验，判定的标准是冲击前后压敏电压的变化率小于10％、无外观损失判合格。

[0054] 对比例1

[0055] 14K621产品8/20us波形极限电流冲击试验

[0056]

[0057] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0058]

[0059] 对比例2

[0060] 14K621产品8/20us波形极限电流冲击试验

[0061]

[0062] MYN14K-621产品8/20us波形3KA电流冲击稳定性试验

[0063]

[0064] 对比例3组

[0065] 14K621产品8/20us波形极限电流冲击试验

[0066]

[0067] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0068]

[0069] 实施例1组

[0070] MYN14K-621产品8/20us波形极限电流冲击试验

[0071]

[0072] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0073]

[0074] 实施例2组

[0075] 14K621产品8/20us波形极限电流冲击试验

[0076]

[0077] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0078]

[0079] 实施例3组

[0080] 14K621产品8/20us波形极限电流冲击试验

[0081]

[0082]

[0083] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0084]

[0085] 实施例4组

[0086] 14K621产品8/20us波形极限电流冲击试验

[0087]

[0088] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0089]

[0090] 实施例5组

[0091] 14K621产品8/20us波形极限电流冲击试验

[0092]

[0093]

[0094] 14K621产品8/20us波形3KA电流冲击稳定性试验

[0095]

[0096] 样品测试数据对比分析:

[0097] 1、与现有技术的对比例1和对比例2相比，本专利的实施例1～5组的极限电流冲击试验中电流强度分别提高了33％和23％，主要原因：对比例1是最传统的结构，由于考虑边缘爬电效应和边缘电场畸变，电极留边量保留通常为1mm，导致电极有效面积不够大；而对比例2虽然解决了边缘效应，但瓷体基片边缘隆起的台阶如果太窄，容易造成瓷体加工时破损率太高(尤其是烧结前的毛坯阶段)而失去应用价值。因此留边量也保留了1mm。而本实施例1～5组却轻易地将留边量收窄到0.5mm甚至还可以更窄，在解决了边缘效应的前提下将电极有效面积提高了15％以上，冲击电流上限提高到了8KA。

[0098] 2、在电流冲击稳定性试验中，本实施例1～5组比对比例1的冲击次数提高了270～420％；比对比例2提高了80～160％，主要是克服了边缘效应和减少了内部应力所致。

[0099] 3、对比实施例2与实施例1和3，电流冲击稳定性试验中冲击次数提高了30％以上，这是因为越对称的结构在大电流冲击的同时会有更多的大小相同，方向相反的应力抵消，减轻了对瓷体的破坏。

[0100] 4、对比实施例2与实施例4和5，电流冲击稳定性试验中冲击次数提高了40％，说明曲面的下凹的深度很重要，太浅瓷片边缘电场畸变消除太少，太深则瓷体内电流密度分布的均匀性变差，应力加大，均不利于提高电流冲击稳定性指标。进一步研究指明：瓷片面积不同，厚度不同，均要找出最佳的相应下凹曲面。

[0101] 5、将对比例3与实施例1～5组相比较，下凹深度太深或时，压敏电阻的极限电流冲击和电流冲击稳定性指标均急剧下降，这是因为虽然克服了电场的边缘效应，但压敏瓷体内部厚度悬殊太大，内部电流密度分布不均匀开始显著影响电性能，严重时性能指标不但不能提升反而还会下降。