栅极驱动电路和栅极驱动器

摘要

本发明提供一种栅极驱动电路和栅极驱动器，包括：信号控制模块、处理模块和第一调整模块和第二调整模块；信号控制模块和处理模块电连接，处理模块分别与第一调整模块、第二调整模块电连接，第一调整模块与第二调整模块电连接；信号控制模块，用于向处理模块、第一调整模块、第二调整模块输出控制信号；处理模块、第一调整模块和第二调整模块，用于根据控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，PU信号点为处理模块和第二调整模块的连接点。本发明提供的栅极驱动电路能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

权利要求

1.一种栅极驱动电路，其特征在于，包括：信号控制模块、处理模块、第一调整模块、第二调整模块、第一低电压模块和第二低电压模块；

所述信号控制模块和所述处理模块电连接，所述处理模块分别与所述第一调整模块、所述第二调整模块电连接，所述第一调整模块与所述第二调整模块电连接；

所述信号控制模块，用于向所述处理模块、所述第一调整模块、所述第二调整模块输出控制信号；

所述第一低电压模块，用于输出第一电压；

所述第二低电压模块，用于输出第二电压；

所述处理模块、所述第一调整模块和所述第二调整模块，用于根据所述控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，所述PU信号点为所述处理模块和所述第二调整模块的连接点；

其中，所述处理模块包括：下拉维持电路，具体的，所述下拉维持电路分别与所述第一低电压模块、所述第二低电压模块、所述信号控制模块连接，所述第一调整模块与所述第二低电压模块连接；所述下拉维持电路、所述第一调整模块和所述第二调整模块，在所述控制信号、所述第一电压以及所述第二电压的作用下，控制所述PU信号点的电压维持为预设电压；其中，所述第一电压大于所述第二电压；

其中，所述信号控制模块包括：第一时钟信号发生器、第二时钟信号发生器，所述下拉维持电路还包括：第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管的栅极和漏极相连接，并与所述第一时钟信号发生器连接，所述第一薄膜晶体管的源极与所述栅极驱动电路的PD信号点连接，所述第二薄膜晶体管的栅极与所述第二时钟信号发生器连接，所述第二薄膜晶体管的漏极与所述PD信号点连接，所述第二薄膜晶体管的源极与所述第二低电压模块连接；

其中，所述下拉维持电路还包括：第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；

所述第三薄膜晶体管的栅极与所述PU信号点连接，所述第三薄膜晶体管的漏极与所述PD信号点连接，所述第三薄膜晶体管的源极与所述第二低电压模块连接；

所述第四薄膜晶体管的栅极与所述栅极驱动电路的PD信号点连接，所述第四薄膜晶体管的漏极与所述PU信号点连接，所述第五薄膜晶体管的栅极与所述PD信号点连接，所述第五薄膜晶体管的漏极与所述第四薄膜晶体管的源极连接，所述第五薄膜晶体管的源极与所述第一低电压模块连接；

所述第六薄膜晶体管的栅极与所述PD信号点连接，所述第六薄膜晶体管的漏极与所述栅极驱动电路的传输线连接，所述第六薄膜晶体管的源极与所述第一低电压模块连接，所述第七薄膜晶体管的栅极与所述PD信号点连接，所述第七薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第七薄膜晶体管的源极与所述第一低电压模块连接；

所述控制信号为高电位信号，所述第一薄膜晶体管用于传输所述第一时钟信号发生器的高电位信号；在所述PU信号点为低电压时，所述第二薄膜晶体管，用于对所述PD信号点进行充电，且在所述第一电压和所述第二电压的作用下，使得所述第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管关断，以使所述PU信号点的电压为所述低电压；

所述第三薄膜晶体管用于在所述PU信号点为高电压时，对所述PD信号点充电，使得所述PD信号点的电压与所述第二低电压模块的电压相等，且使得所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和第七薄膜晶体管在所述第一电压和所述第二电压的作用下关断，控制所述PU信号点的电压为所述高电压；

其中，所述第二电压与所述第一电压的差值小于所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管的阈值电压，所述阈值电压小于0V；

其中，所述栅极驱动电路还包括第一信号源，所述第一调整模块包括第八薄膜晶体管；

所述第八薄膜晶体管的栅极与所述第一信号源连接，所述第八薄膜晶体管的漏极与所述栅极驱动电路的PD信号点连接，所述第八薄膜晶体管的源极与所述第二低电压模块连接；

在所述PU信号点的电压处于初始增大阶段时，所述第八薄膜晶体管，用于对所述PD信号点充电，使得所述PD信号点的电压与所述第二低电压模块的电压相等，且使得所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和第七薄膜晶体管在所述第一电压和所述第二电压的作用下关断，控制所述PU信号点的电压为所述高电压；

其中，所述信号控制模块还包括第三时钟信号发生器，所述第二调整模块包括：第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管；

所述第九薄膜晶体管的栅极和漏极均与所述第一信号源连接，所述第九薄膜晶体管的源极与所述第十薄膜晶体管的漏极连接，所述第十薄膜晶体管的栅极与所述第一信号源连接，所述第十薄膜晶体管的源极与所述PU信号点连接，所述第十薄膜晶体管的漏极与所述第十一薄膜晶体管的源极连接，所述第十一薄膜晶体管的栅极与所述栅极驱动电路的扫描线连接，所述第十一薄膜晶体管的漏极与所述第三时钟信号发生器连接；

所述第十一薄膜晶体管，用于在所述栅极驱动电路的扫描线输出为高电平时，输出高电平，使得所述PU信号点的电压维持为所述高电压。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉维持电路还包括：第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管；

所述第十二薄膜晶体管的栅极与所述栅极驱动电路的复位信号点连接，所述第十二薄膜晶体管的漏极与所述PD信号点连接，所述第十二薄膜晶体管的源极与所述第一低电压模块连接；

所述第十三薄膜晶体管的栅极与所述复位信号点连接，所述第十三薄膜晶体管的漏极与所述PU信号点连接，所述第十三薄膜晶体管的源极与所述第一低电压模块连接；

所述第十四薄膜晶体管的栅极与所述复位信号点连接，所述第十四薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十四薄膜晶体管的源极与所述第一低电压模块连接。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述信号控制模块还包括第四时钟信号发生器，所述栅极驱动电路还包括：第二信号源、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管；

所述第十五薄膜晶体管的栅极与所述PU信号点连接，所述第十五薄膜晶体管的漏极与所述第三时钟信号发生器连接，所述第十五薄膜晶体管的源极与所述栅极驱动电路的传输线连接；

所述第十六薄膜晶体管的栅极与所述PU信号点连接，所述第十六薄膜晶体管的漏极与所述第三时钟信号发生器连接，所述第十六薄膜晶体管的源极与所述栅极驱动电路的扫描线连接；

所述第十七薄膜晶体管的栅极与所述第二信号源连接，所述第十七薄膜晶体管的漏极与所述PU信号点连接，所述第十七薄膜晶体管的源极与所述第一低电压模块连接；

所述第十八薄膜晶体管的栅极与所述第四时钟信号发生器连接，所述第十八薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十八薄膜晶体管的源极与所述第一低电压模块连接。

4.一种栅极驱动器，其特征在于，包括：多级如权利要求1-3任一项所述的栅极驱动电路。

说明书

栅极驱动电路和栅极驱动器

技术领域

[0001] 本发明涉及液晶显示器技术领域，尤其涉及一种栅极驱动电路和栅极驱动器。

背景技术

[0002] Gate Driver On Array，简称GOA，即在薄膜晶体管阵列TFT上集成的栅极驱动电路，实现对栅极信号线(Gate线)逐行扫描的驱动方式的一项技术。GOA技术具有可以节省gate IC、实现窄边框等优势，目前已经广泛的运用于面板设计当中。随着显示面板的尺寸不断增加，栅极扫描线的负载电阻和电容值较大，栅极信号的延迟变得严重，GOA电路的驱动能力显的尤为重要。

[0003] 现有技术中的GOA电路，通常包括级联的多个GOA单元，每个GOA单元可以驱动对应的一级水平扫描线，即每个GOA单元负责一行薄膜晶体管的打开和关闭。目前薄膜晶体管阵列中的金属氧化物TFT为耗尽增强型半导体器件；具体的，图1为TFT的阈值电压Vth随着电压Vgs变化的曲线图，如图1所示，当Vgs为0V时，TFT存在漏电流。

[0004] 现有技术中，即便通过优化TFT的制备工艺，制备的金属氧化TFT器件的初始阈值电压Vth大于0V，但是TFT在长时间工作后，其Vth容易发生偏移，特别针对铟镓锌氧化物(IGZO)TFT，当其Vth小于0V时，由于其电性的亚阈值摆幅(S因子)值一般比较小，所以当TFT的Vgs为0的时候，其TFT的漏电会非常严重，这样就导致GOA单元中的PD点电位为低电位时，泄露GOA单元中的PU点电压及该GOA单元对应的扫描线的输出电压，进一步导致该GOA单元输出电压速度慢、电压低，甚至导致该GOA单元失效。

发明内容

[0005] 本发明提供一种栅极驱动电路和栅极驱动器，能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

[0006] 本发明的第一方面提供一种栅极驱动电路，包括：信号控制模块、处理模块和第一调整模块和第二调整模块；

[0007] 所述信号控制模块和所述处理模块电连接，所述处理模块分别与所述第一调整模块、所述第二调整模块电连接，所述第一调整模块与所述第二调整模块电连接；

[0008] 所述信号控制模块，用于向所述处理模块、所述第一调整模块、所述第二调整模块输出控制信号；

[0009] 所述处理模块、所述第一调整模块和所述第二调整模块，用于根据所述控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，所述PU信号点为所述处理模块和所述第二调整模块的连接点。

[0010] 可选的，所述处理模块包括：下拉维持电路，所述栅极驱动器还包括：第一低电压模块和第二低电压模块；

[0011] 所述下拉维持电路分别与所述第一低电压模块、所述第二低电压模块、所述信号发生模块连接，所述第一调整模块与所述第二低电压模块连接；

[0012] 所述第一低电压模块，用于输出第一电压；

[0013] 所述第二低电压模块，用于输出第二电压；

[0014] 所述下拉维持电路、所述第一调整模块和所述第二调整模块，用于在所述控制信号、所述第一电压以及所述第二电压的作用下，控制所述PU信号点的电压维持为预设电压。

[0015] 可选的，所述信号控制模块包括：第一时钟信号发生器、第二时钟信号发生器，所述下拉维持电路还包括：第一薄膜晶体管和第二薄膜晶体管；

[0016] 所述第一薄膜晶体管的栅极和漏极相连接，并与所述第一时钟信号发生器连接，所述第一薄膜晶体管的源极与所述栅极驱动电路PD信号点连接，所述第二薄膜晶体管的栅极与所述第二时钟信号发生器连接，所述第二薄膜晶体管的漏极与所述PD信号点连接，所述第二薄膜晶体管的源极与所述第二低电压模块连接；

[0017] 所述控制信号为高电位信号，所述第一薄膜晶体管，用于传输所述第一时钟信号发生器的高电位信号；所述第二薄膜晶体管，用于传输所述第二时钟信号发生器的高电位信号；

[0018] 在所述PU信号点为第一预设电压时，所述第二薄膜晶体管，用于对所述PU信号点进行充电，且在所述第一电压和所述第二电压的作用下，使得所述PU信号点的电压为所述第一预设电压。

[0019] 可选的，所述下拉维持电路包括：第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；

[0020] 所述第三薄膜晶体管的栅极与所述PU信号点连接，所述第三薄膜晶体管的漏极与所述PD信号点连接，所述第三薄膜晶体管的源极与所述第二低电压模块连接；

[0021] 所述第四薄膜晶体管的栅极与所述栅极驱动电路的PD信号点连接，所述第四薄膜晶体管的漏极与所述PU信号点连接，所述第四薄膜晶体管的源极与所述第一低电压模块连接，所述第五薄膜晶体管的栅极与所述PD信号点连接，所述第五薄膜晶体管的漏极与所述PU信号点连接，所述第五薄膜晶体管的源极与所述第一低电压模块连接；

[0022] 所述第六薄膜晶体管的栅极与所述PD信号点连接，所述第六薄膜晶体管的漏极与所述栅极驱动电路的传输线连接，所述第六薄膜晶体管的源极与所述第一低电压模块连接，所述第七薄膜晶体管的栅极与所述PD信号点连接，所述第七薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第七薄膜晶体管的源极与所述第一低电压模块连接；

[0023] 所述第三薄膜晶体管，用于在所述PU信号点为第二预设电压时，对所述PD信号点充电，使得所述PD信号点的电压与所述第二低电压模块的电压相等，且使得所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和第七薄膜晶体管在所述第一电压和所述第二电压的作用下关断，控制所述PU信号点的电压为所述第二预设电压。

[0024] 可选的，所述栅极驱动器还包括：第一信号源，所述第一调整模块包括：第八薄膜晶体管；

[0025] 所述第八薄膜晶体管的栅极与所述第一信号源连接，所述第八薄膜晶体管的漏极与所述栅极驱动电路的PD信号点连接，所述第八薄膜晶体管的源极与所述第二低电压模块连接；

[0026] 在所述PU信号点的电压处于初始增大阶段时，所述第八薄膜晶体管，用于对所述PD信号点充电，使得所述PD信号点的电压与所述第二低电压模块的电压相等，且使得所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和第七薄膜晶体管在所述第一电压和所述第二电压的作用下关断，控制所述PU信号点的电压为所述第二预设电压。

[0027] 可选的，所述信号控制模块包括：第三时钟信号发生器，所述栅极驱动电路还包括：第一信号源，所述第二调整模块包括：第九薄膜晶体管、第十薄膜晶体管和第十一薄膜晶体管；

[0028] 所述第九薄膜晶体管栅极和漏极均与所述第一信号源连接，所述第九薄膜晶体管的源极与所述第十薄膜晶体管的漏极连接，所述第十薄膜晶体管的栅极与所述第一信号源连接，所述第十薄膜晶体管的源极与所述PU信号点连接，所述第十薄膜晶体管的漏极与所述第十一薄膜晶体管的源极连接，所述第十一薄膜晶体管的栅极与所述栅极驱动电路的扫描线连接，所述第十一薄膜晶体管的漏极与所述第三时钟信号发生器连接；

[0029] 所述第十一薄膜晶体管，用于在所述栅极驱动电路的扫描线输出为高电平时，输出高电平，使得所述PU信号点的电压维持为所述预设电压。

[0030] 可选的，所述下拉维持电路还包括：第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管；

[0031] 所述第十二薄膜晶体管的栅极与所述栅极驱动电路的复位信号点连接，所述第十二薄膜晶体管的漏极与所述PD信号点连接，所述第十二薄膜晶体管的源极与所述第二低电压模块连接；

[0032] 所述第十三薄膜晶体管的栅极与所述复位信号点连接，所述第十三薄膜晶体管的漏极与所述PU信号点连接，所述第十三薄膜晶体管的源极与所述第一低电压模块连接；

[0033] 所述第十四薄膜晶体管的栅极与所述复位信号点连接，所述第十四薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十四薄膜晶体管的源极与所述第一低电压模块连接。

[0034] 可选的，所述信号控制模块还包括：第三时钟信号发生器、第四时钟信号发生器，所述栅极驱动电路还包括：第二信号源、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管和第十八薄膜晶体管；

[0035] 所述第十五薄膜晶体管的栅极分别与所述PU信号点连接，所述第十五薄膜晶体管的漏极与所述第三时钟信号发生器连接，所述第十五薄膜晶体管的源极与所述栅极驱动电路的传输线连接；

[0036] 所述第十六薄膜晶体管的栅极分别与所述PU信号点连接，所述第十六薄膜晶体管的漏极与所述第三时钟信号发生器连接，所述第十六薄膜晶体管的源极与所述栅极驱动电路的扫描线连接；

[0037] 所述第十七薄膜晶体管的栅极与所述第二信号源连接，所述第十七薄膜晶体管的漏极与所述PU信号点连接，所述第十七薄膜晶体管的源极与所述第一低电压模块连接；

[0038] 所述第十八薄膜晶体管的栅极与所述第四时钟信号发生器连接，所述第十八薄膜晶体管的漏极与所述栅极驱动电路的扫描线连接，所述第十八薄膜晶体管的源极与所述第一低电压模块连接。

[0039] 可选的，所述第一电压大于所述第二电压。

[0040] 本发明的第二方面提供一种栅极驱动器，包括：多级如上述所述的栅极驱动电路。

[0041] 本发明提供一种栅极驱动电路和栅极驱动器，包括：信号控制模块、处理模块和第一调整模块和第二调整模块；信号控制模块和处理模块电连接，处理模块分别与第一调整模块、第二调整模块电连接，第一调整模块与第二调整模块电连接；信号控制模块，用于向处理模块、第一调整模块、第二调整模块输出控制信号；处理模块、第一调整模块和第二调整模块，用于根据控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，PU信号点为处理模块和第二调整模块的连接点。本发明提供的栅极驱动电路能够使得其中的PU信号点的电压维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

附图说明

[0042] 图1为TFT的阈值电压Vth随着负向偏置电压Vgs变化的曲线图；

[0043] 图2为本发明提供的栅极驱动电路的连接示意图一；

[0044] 图3为本发明提供的栅极驱动电路的连接示意图二；

[0045] 图4为本发明提供的栅极驱动电路的连接示意图三；

[0046] 图5为本发明提供的栅极驱动电路的脉冲序列图。

[0047] 附图标记说明：

[0048] 10-栅极驱动电路；

[0049] 11-信号控制模块；

[0050] 12-处理模块；

[0051] 121-下拉维持电路；

[0052] 13-第一调整模块；

[0053] 14-第二调整模块；

[0054] 15-第一低电压模块；

[0055] 16-第二低电压模块。

具体实施方式

[0056] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0057] 本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

[0058] 下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

[0059] 栅极驱动电路GOA，实现对Gate逐行扫描的驱动。GOA技术具有节省gate IC、实现窄边框等优势，目前已经广泛的运用于面板设计当中。随着显示面板的尺寸不断增加，栅极扫描线的负载电阻和电容值较大，栅极信号的延迟变得严重，GOA电路的驱动能力闲的尤为重要。由于GOA电路设计的缺陷，其输出的驱动信号容易在重负载情况下出现显著的衰减，上升和下降时间显著地增加。随着GOA电路级数的增加，GOA的输出信号容易发生逐级衰减。常见的GOA不良包括面板的分屏显示、灰阶画面下可见的栅极驱动弱线等，这些都与GOA驱动能力的退化密切相关。提高GOA电路的驱动能力并不能简单地通过增加TFT的尺寸实现，一方面是因为TFT的尺寸受限于面板可允许的边框尺寸，另一方面则在于TFT的尺寸增加还会带来寄生电容的增加，于是电压馈通效应增强将引起的输出纹波增加、功耗增加等负面效应。因此，如何提高GOA电路的驱动能力，是应用于电视面板的GOA设计中需要解决的关键问题。

[0060] 如图1所示，但是耗尽增强型半导体器件TFT在长时间工作后，其阈值电压Vth容易发生偏移，当薄膜晶体管的Vth小于0V时，由于其电性的亚阈值摆幅(S因子)值一般比较小，其漏电会非常严重，这样就导致GOA单元中的PD点电位为低电位时，泄露GOA单元中的PU点电压及该GOA单元对应的扫描线的输出电压，进一步导致该GOA单元输出电压速度慢、电压低，甚至导致该GOA单元失效。

[0061] 为了解决上述栅极驱动电路中PU信号点漏电、PU信号点电压改变致使栅极驱动电路输出电压速度慢、电压低的问题，本发明提供了一种栅极驱动电路，图2为本发明提供的栅极驱动电路的连接示意图一，如图2所示，本实施例提供的栅极驱动电路10包括：信号控制模块11、处理模块12、第一调整模块13和第二调整模块14。

[0062] 其中，信号控制模块11和处理模块12连接，处理模块12分别与第一调整模块13和第二调整模块14连接，第一调整模块13与第二调整模块14电连接。具体的，信号控制模块11，用于向处理模块12、第一调整模块13和第二调整模块14输出控制信号。本实施例中的信号控制模块11可以为信号时钟发生器，可以通过输出高电位或低电位，使得与其连接的处理模块12、第一调整模块13和第二调整模块14呈现对应的高电位或低电位。

[0063] 本实施例中，处理模块12中可以包括多个薄膜晶体管，且处理模块12可以与该栅极驱动电路10的PU信号点、PD信号点连接。具体的，本实施例中的栅极驱动电路10的PD信号点为处理模块12与栅极驱动电路10的扫描线的连接点。处理模块12、第一调整模块13和第二调整模块14，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。其中，PU信号点为处理模块12和第二调整模块14的连接点。本实施例中的第二调整模块14可以与信号源连接，具体的，信号源也用于向第二调整模块14输出高电位或者低点位。进一步的，经第二调整模块14处理后，处理模块12可以获取高电位或者低点位。

[0064] 具体的，处理模块12，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。

[0065] 其中，一种可能实现的方式为：在PU信号点为高电位时，信号控制模块11可以输出高电位，使得处理模块12中的与信号控制模块11连接的薄膜晶体管打开，对栅极驱动电路10的PD信号点充电，进而使得与PU信号点连接的薄膜晶体管关断，进而可以使得与之连接的PU信号点维持在高电位，即PU信号点的电压维持为预设电压。

[0066] 另一种可能实现的方式为：在PU信号点为低电位时，信号控制模块11可以输出高电位，通过与栅极驱动电路10的PD信号点相连接的薄膜晶体管，对PD信号点放电，通过与PU信号点连接的薄膜晶体管将PU信号点的电位维持为低电位，即PU信号点的电压维持为预设电压。

[0067] 具体的，第一调整模块13，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。

[0068] 本实施例中，第一调整模块13可以为薄膜晶体管，在栅极驱动电路10为初始上拉阶段时，薄膜晶体管可以与栅极驱动电路10的PD信号点相连接，对PD信号点放电，通过处理模块12中与PU信号点连接的薄膜晶体管将PU信号点的电位维持为低电位，即PU信号点的电压维持为预设电压。

[0069] 具体的，第二调整模块14，用于根据控制信号，控制栅极驱动电路10的PU信号点的电压维持为预设电压。

[0070] 本实施例中，第二调整模块14可以包括多个薄膜晶体管；具体的，第二调整模块14中的一薄膜晶体管可以与栅极驱动电路中的PU信号点连接，第二调整模块14中的另一薄膜晶体管可以与信号控制模块连接；信号控制模块用于输出高电位，使得与信号控制模块连接的薄膜晶体管向与栅极驱动电路中的PU信号点连接的薄膜晶体管引入高电位，使得与栅极驱动电路中的PU信号点连接薄膜晶体管关断，保证在栅极驱动电路的输出阶段时，不会因为第二调整模块14中的薄膜晶体管漏电，使得栅极驱动电路中的PU信号点维持为预设电压，即PU信号点的电压维持为预设电压。

[0071] 值得注意的是，本实施例中可以预先进行电位范围的划分，对高电位和低电位的定义可以与现有技术中对电位的定义相同，也可以是根据不同种类的薄膜晶体管实现对电位范围的划分，在此不做限制。

[0072] 本实施例提供的栅极驱动电路10包括：信号控制模块、处理模块和第一调整模块13和第二调整模块14；信号控制模块和处理模块电连接，处理模块分别与第一调整模块13、第二调整模块14电连接，第一调整模块13与第二调整模块14电连接；信号控制模块，用于向处理模块、第一调整模块13、第二调整模块14输出控制信号；处理模块、第一调整模块13和第二调整模块14，用于根据控制信号，控制栅极驱动电路的PU信号点的电压维持为预设电压，PU信号点为处理模块和第二调整模块的连接点。本发明提供的栅极驱动电路能够使得其中的PU信号点的电压，在栅极驱动电路的各个阶段维持为预设电压，解决了栅极驱动电路中晶体管打开，泄露PU点电压的问题。

[0073] 在上述实施例的基础上，下面结合图3对本发明提供的栅极驱动电路10进行进一步说明，图3为本发明提供的栅极驱动电路的连接示意图二，如图3所示，本实施例提供的栅极驱动电路10还包括：第一低电压模块15和第二低电压模块16，具体的，处理模块12包括：下拉维持电路121。

[0074] 其中，下拉维持电路121分别与第一低电压模块15、第二低电压模块16、信号发生模块连接，第一调整模块13与第二低电压模块16连接。

[0075] 本实施例中第一低电压模块15，用于输出第一电压VSS1；第二低电压模块16，用于输出第二电压VSS2；第一电压VSS1和第二电压VSS2可以为预设的电压值。

[0076] 具体的，下拉维持电路121、第一调整模块13和第二调整模块14，用于在控制信号、第一电压VSS1以及第二电压VSS2的作用下，控制PU信号点的电压维持为预设电压。

[0077] 其中，一种可能实现的方式为：在PU信号点为高电位时，信号控制模块11可以输出高电位，使得处理模块12中的与信号控制模块11连接的薄膜晶体管打开，对栅极驱动电路10的PD信号点充电至第二电压VSS2。本实施例中的与PU信号点连接的薄膜晶体管，还可以与第一电压VSS1模块和PD信号点连接，使得该薄膜晶体管的负向偏置电压为第二电压VSS2和第一电压VSS1的压差；本实施例中，可以将第一电压VSS1设置为大于第二电压VSS2，具体的，第一电压VSS1和第二电压VSS2满足VSS1>Vgl>VSS2，VSS1-Vgl>1V，VSS1-VSS2>2V，其中，Vgl为薄膜晶体管的反向导通电压；示例性的，如第一电压VSS1为-6V，第二电压VSS2为-
10V，Vgl为-8V。进而使得该薄膜晶体管的负向偏置电压小于0V，使得该薄膜晶体管完全关断，进而可以使得与之连接的PU信号点维持在高电位。

[0078] 另一种可能实现的方式为：在PU信号点为低电位时，信号控制模块11可以输出高电位，通过与栅极驱动电路10的PD信号点相连接的薄膜晶体管，对PD信号点放电；为了减少与该PD信号点连接的薄膜晶体管长时间的高电压应力，具体的，可以通过信号控制模块11可以周期性的对PD信号点放电，且通过与PU信号点连接的薄膜晶体管将PU信号点的电位维持在低电压。

[0079] 具体的，第一调整模块13中的薄膜晶体管可以与栅极驱动电路10的PD信号点和第二低电压模块16连接，在栅极驱动电路10为初始上拉阶段时，第一调整模块13中的薄膜晶体管对PD信号点放电，使PD信号点的电位下拉至第二电压VSS2，而由于第二电压VSS2小于第一电压VSS1，使得处理模块12中与PU信号点连接的薄膜晶体管的负向阈值电压为第二电压VSS2和第一电压VSS1的压差，小于0V，使得处理模块12中与PU信号点连接的薄膜晶体管完全关断，进而可以使得与之连接的PU信号点维持在高电位。

[0080] 具体的，第二调整模块14中的一薄膜晶体管可以与栅极驱动电路中的PU信号点连接，第二调整模块14中的另一薄膜晶体管可以与信号控制模块连接；信号控制模块用于输出高电位，使得与信号控制模块连接的薄膜晶体管向与栅极驱动电路中的PU信号点连接的薄膜晶体管引入高电位，使得与栅极驱动电路中的PU信号点连接薄膜晶体管的负向偏置电压为第二电压VSS2和第一电压VSS1的压差，小于0V；进而使得与栅极驱动电路中的PU信号点连接的薄膜晶体管关断，保证在栅极驱动电路的输出阶段时，不会因为第二调整模块14中的薄膜晶体管漏电，使得栅极驱动电路中的PU信号点维持为预设电压。

[0081] 本实施例中，栅极驱动电路10还包括：第一低电压模块15和第二低电压模块16，具体的，处理模块12包括：下拉维持电路121。其中，下拉维持电路121分别与第一低电压模块15、第二低电压模块16、信号发生模块连接。下拉维持电路121、第一调整模块13和第二调整模块14，用于在控制信号、第一电压VSS1以及第二电压VSS2的作用下，控制PU信号点的电压维持为预设电压。本实施例提供的栅极驱动电路10通过双低电压模、第一调整模块13以及第二调整模块14的结合，使得其中的PU信号点的电压维持为预设电压，进一步解决了栅极驱动电路10中晶体管打开，泄露PU点电压的问题。

[0082] 在上述实施例的基础上，下面结合图4对本发明提供的栅极驱动电路10中的下拉维持电路121进行详细说明，图4为本发明提供的栅极驱动电路的连接示意图三，如图4所示，本实施例提供的栅极驱动电路10中的信号控制模块11包括：第一时钟信号发生器CK1、第二时钟信号发生器CK2；具体的，下拉维持电路121还包括：第一薄膜晶体管T1和第二薄膜晶体管T2。

[0083] 其中，第一薄膜晶体管T1的栅极和漏极相连接，并与第一时钟信号发生器CK1连接，第一薄膜晶体管T1的源极与栅极驱动电路10的PD信号点连接，第二薄膜晶体管T2的栅极与第二时钟信号发生器CK2连接，第二薄膜晶体管T2的漏极与PD信号点连接，第二薄膜晶体管T2的源极与第二低电压模块16连接。

[0084] 本实施例中的控制信号为高电位信号，第一时钟信号发生器CK1和第二时钟信号发生器CK2，用于输出高电位信号；第一薄膜晶体管T1，用于传输第一时钟信号发生器CK1的高电位信号；第二薄膜晶体管T2，用于传输第二时钟信号发生器CK2的高电位信号。

[0085] 在PU信号点为第一预设电压时，第二薄膜晶体管T2，用于对PU信号点进行充电，且在第一电压VSS1和第二电压VSS2的作用下，使得PU信号点的电压维持为第一预设电压。其中，第一预设电压可以为低电压。

[0086] 具体的，第二薄膜晶体管T2，用于在PU信号点为低电位时，对PD信号点放电，使得PD信号点的电压与第二低电压模块16的第二电压VSS2相等。具体的，在PU为低电位时，第一时钟信号发生器CK1通过第一薄膜晶体管T1周期性的给PD信号点放电，使PD信号点为高电位。第二时钟信号发生器CK2为高电位时，通过第二薄膜晶体管T2M9给PU信号点充电至第二电压VSS2，进一步确保了PU信号点处于低电位。避免泄露PU信号点电压及该栅极驱动电路10对应的扫描线的输出电压，进而避免了栅极驱动电路10输出电压速度慢、电压低，进而导致栅极驱动电路10失效，或者显示画面不良的问题。

[0087] 进一步的，本实施例中的下拉维持电路121包括：第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7。

[0088] 第三薄膜晶体管T3的栅极与PU信号点连接，第三薄膜晶体管T3的漏极与PD信号点连接，第三薄膜晶体管T3的源极与第二低电压模块16连接；第四薄膜晶体管T4的栅极与栅极驱动电路的PD信号点连接，第四薄膜晶体管T4的漏极与PU信号点连接，第四薄膜晶体管T4的源极与第一低电压模块15连接，第五薄膜晶体管T5的栅极与PD信号点连接，第五薄膜晶体管T5的漏极与PU信号点连接，第五薄膜晶体管T5的源极与第一低电压模块15连接。

[0089] 第六薄膜晶体管T6的栅极与PD信号点连接，第六薄膜晶体管T6的漏极与栅极驱动电路的传输线连接，第六薄膜晶体管T6的源极与第一低电压模块15连接，第七薄膜晶体管T7的栅极与PD信号点连接，第七薄膜晶体管T7的漏极与栅极驱动电路的扫描线连接，第七薄膜晶体管T7的源极与第一低电压模块15连接。

[0090] 第三薄膜晶体管T3，用于在PU信号点为第二预设电压时，对PD信号点充电，使得PD信号点的电压与第二低电压模块16的电压相等，且使得第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7在第一电压VSS1和第二电压VSS2的作用下关断，控制PU信号点的电压为第二预设电压。

[0091] 具体的，图5为本发明提供的栅极驱动电路的脉冲序列图，如图5所示，在PU信号点为高电位时，第三薄膜晶体管T3打开，给PD信号点充电，使PD电位为VSS2，其中，第一低电压模块15的第一电压VSS1高于第二低电压模块16的第二电压VSS2，即VSS2电位低于VSS1，在充电及输出阶段第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的负向偏置电压Vgs为VSS2和VSS1的差值，该差值小于零；根据薄膜晶体管的特性，第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的Vgs分别小于其阈值电压，使得第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7在充电及输出阶段，始终处于关闭的状态，避免了下拉维持电路121中第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7打开。本实施例中，引入第四薄膜晶体管T4和第五薄膜晶体管T5串联，第六薄膜晶体管T6和第七薄膜晶体管T7串联，使得在栅极驱动电路10的输出阶段，串联的四个薄膜晶体管完全关断，进一步防止了泄露PU信号点电压及该栅极驱动电路10对应的扫描线的输出电压，进而避免了栅极驱动电路10输出电压速度慢、电压低，进而导致栅极驱动电路10失效，或者显示画面不良的问题。

[0092] 进一步的，在PU为低电位时，第三薄膜晶体管T3关闭，第一时钟信号发生器CK1通过第一薄膜晶体管T1周期性的给PD信号点放电，使PD信号点为高电位。为了减少第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的电压应力(若晶体管长期在高电压应力下，晶体管阈值电压发生漂移)，本实施例中，进一步的，通过第二薄膜晶体管T2引入第二时钟信号发生器CK2，周期性的对PD信号点放电，在第二时钟信号发生器CK2为高电位时，第二薄膜晶体管T2打开，把PD信号点电位拉低到第二电压VSS2。

[0093] 具体的，本实施例中的第一调整模块13包括：第八薄膜晶体管T8。本实施例中的栅极驱动电路10还包括：第一信号源。

[0094] 其中，第八薄膜晶体管T8的栅极与第一信号源连接，第八薄膜晶体管T8的漏极与栅极驱动电路10的PD信号点连接，第八薄膜晶体管T8的源极与第二低电压模块16连接。

[0095] 在PU信号点的电压处于初始增大阶段时，第八薄膜晶体管T8，具体用于对PD信号点充电，使得PD信号点的电压与第二低电压模块16的第二电压VSS2相等，且使得第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7在第一电压VSS1和第二电压VSS2的作用下关断，控制PU信号点的电压为第二预设电压。

[0096] 具体的，在栅极驱动电路10为初始上拉阶段时，第八薄膜晶体管T8对PD信号点放电，使PD信号点的电位下拉至第二电压VSS2，而由于第二电压VSS2小于第一电压VSS1，使得处理模块12中的第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的Vgs分别小于其阈值电压，使得第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7在初始上拉阶段完全关断，进而可以使得与之连接的PU信号点维持在高电位。进一步避免了第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7打开，泄露PU信号点电压及该栅极驱动电路10对应的扫描线的输出电压，进而避免了栅极驱动电路10输出电压速度慢、电压低，进而导致栅极驱动电路10失效，或者显示画面不良的问题。

[0097] 具体的，本实施例中的第二调整模块14包括：第九薄膜晶体管T9、第十薄膜晶体管T10和第十一薄膜晶体管T11。

[0098] 其中，信号控制模块包括：第一时钟信号发生器CK1，栅极驱动电路还包括：第一信号源，本实施例中的第九薄膜晶体管T9栅极和漏极均与第一信号源连接，第九薄膜晶体管T9的源极与第十薄膜晶体管T10的漏极连接，第十薄膜晶体管T10的栅极与第一信号源连接，第十薄膜晶体管T10的源极与PU信号点连接，第十薄膜晶体管T10的漏极与第十一薄膜晶体管T11的源极连接，第十一薄膜晶体管T11的栅极与栅极驱动电路的扫描线连接，第十一薄膜晶体管T11的漏极与第一时钟信号发生器CK1连接。

[0099] 具体的，第十一薄膜晶体管T11，用于在栅极驱动电路的扫描线输出为高电平时，输出高电平，使得PU信号点的电压维持为预设电压。其中，第十一薄膜晶体管T11的栅极引入高电位，第十一薄膜晶体管T11打开，第二时钟信号发生器的高电位引入到第九薄膜晶体管T9和第十薄膜晶体管T10的连接处，即第十薄膜晶体管T10的工作在负向偏置电压，第九薄膜晶体管T9关闭，保证在栅极驱动电路的扫描线输出阶段不会因为第九薄膜晶体管T9、第十薄膜晶体管T10和第十一薄膜晶体管T11漏电，导致PU点的电位下降，从而影响到栅极驱动电路的扫描线的输出。

[0100] 进一步的，下拉维持电路121还包括：第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14。

[0101] 其中，第十二薄膜晶体管T12的栅极与栅极驱动电路10的复位信号点连接，具体的，复位信号点可如图4中的R表示；第十二薄膜晶体管T12的漏极与PD信号点连接，第十二薄膜晶体管T12的源极与第二低电压模块16连接；第十三薄膜晶体管T13的栅极与复位信号点连接，第十三薄膜晶体管T13的漏极与PU信号点连接，第十三薄膜晶体管T13的源极与第一低电压模块15连接；第十四薄膜晶体管T14的栅极与复位信号点连接，第十四薄膜晶体管T14的漏极与栅极驱动电路10的扫描线连接，第十四薄膜晶体管T14的源极与第一低电压模块15连接。

[0102] 第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14的栅极与复位信号点连接，由上可知，在负向偏置电压的作用下，第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14处于关闭的状态，进一步防止了在栅极驱动电路的上拉阶段及输出阶段第六薄膜晶体管T6和第十二薄膜晶体管T12漏电导致输出电位降低。

[0103] 进一步的，本实施例中的栅极驱动电路10，还可以包括：上拉电路、下拉电路、自举电容C1。

[0104] 其中，上拉电路主要负责将信号控制模块11输出的时钟信号输出为栅极信号；下拉电路负责在第一时间将Gate信号拉低为低电位，即关闭Gate信号；自举电容C1则负责PU信号点的二次抬升，这样有利于上拉电路的扫描线中的信号的输出。

[0105] 具体的，本实施例中的栅极驱动电路10还包括：第二信号源、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T17和第十八薄膜晶体管T18；信号控制模块11还包括：第三时钟信号发生器CK3、第四时钟信号发生器CK4。

[0106] 其中，上拉电路包括：第十五薄膜晶体管T15和第十六薄膜晶体管T16。第十五薄膜晶体管T15的栅极分别与PU信号点连接，第十五薄膜晶体管T15的漏极与第三时钟信号发生器CK3连接，第十五薄膜晶体管T15的源极与栅极驱动电路的传输线连接；第十六薄膜晶体管T16的栅极分别与PU信号点连接，第十六薄膜晶体管T16的漏极与第三时钟信号发生器CK3连接，第十六薄膜晶体管T16的源极与栅极驱动电路的扫描线连接。

[0107] 下拉电路包括：第十七薄膜晶体管T17和第十八薄膜晶体管T18。其中，第十七薄膜晶体管T17的栅极与第二信号源连接，第十七薄膜晶体管T17的漏极与PU信号点连接，第十七薄膜晶体管T17的源极与第一低电压模块15连接；第十八薄膜晶体管T18的栅极与第四时钟信号发生器CK4连接，第十八薄膜晶体管T18的漏极与栅极驱动电路的扫描线连接，第十八薄膜晶体管T18的源极与第一低电压模块15连接。

[0108] 进一步的，自举电容C1的第一端与PU信号点连接，自举电容C1的第二端与栅极驱动电路10的扫描线连接。

[0109] 本实施例还提供一种栅极驱动器，具体的，该栅极驱动器包括：多级上述实施例中的栅极驱动电路10。其中，第N级栅极驱动电路10的上拉控制电路与第N-2级栅极驱动电路10的扫描线连接，第N级栅极驱动电路10的下拉电路与第N+3级栅极驱动电路10的扫描线连接。其中，如图4所示，上述实施例中的第一信号源为第N-2级栅极驱动电路10的输出信号或STV信号，第二信号源为第N+3级栅极驱动电路10的输出信号。

[0110] 具体的，本实施例中的栅极驱动器也可实现上述栅极驱动电路10的具体作用，在此不做赘述。

[0111] 进一步的，如图5所示，本实施例中的下拉维持电路121，还在栅极驱动电路10处于非工作状态时，控制栅极驱动电路10输出低电平。具体的，通过下拉维持电路121中的薄膜晶体管，使得栅极驱动电路10中在非工作时间内可以保持低电平输出，而不会由于受到栅极驱动电路10中的信号控制模块11的输入信号或其他信号干扰产生噪声，并且下拉维持电路121中的薄膜晶体管仅在信号控制模块11输入为高电平时，才会给下拉维持电路121中的薄膜晶体管的栅极施加高电压，这样就不会使栅极驱动电路10的薄膜晶体管长时间受到偏置作用，可以有效减少薄膜晶体管阈值电压偏移，从而保证栅极驱动电路10的正常工作。

[0112] 需要说明的是，对于液晶显示领域的薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。

[0113] 本实施例中，在PU信号点为高电位或者低电位时，以及在PU信号点为初始上拉阶段以及充电和输出阶段时，均使得PU信号点维持在预设电压，避免了泄露PU信号点电压及栅极驱动电路10对应的扫描线的输出电压，进而避免了栅极驱动电路10输出电压速度慢、电压低，进而导致栅极驱动电路10失效，或者显示画面不良的问题。

[0114] 在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

[0115] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

[0116] 另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

[0117] 上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(英文：Read-Only Memory，简称：ROM)、随机存取存储器(英文：Random Access Memory，简称：RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

[0118] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。