界面缺陷表征结构的形成方法转让专利
申请号 : CN201811055777.2
文献号 : CN109300878B
文献日 : 2020-04-10
发明人 : 杨盛玮 , 韩坤
申请人 : 长江存储科技有限责任公司
摘要 :
本发明涉及半导体制造技术领域，尤其涉及一种界面缺陷表征结构的形成方法。所述界面缺陷表征结构的形成方法包括如下步骤：提供一衬底，所述衬底表面具有一栅介质层；形成栅极层于所述衬底上，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反。本发明能够有效的表征栅介质层与栅极层接触界面的缺陷密度。
权利要求 :
1.一种界面缺陷表征结构的形成方法，其特征在于，包括如下步骤：提供一衬底，所述衬底表面具有一栅介质层；
形成栅极层于所述衬底上，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反。
2.根据权利要求1所述的界面缺陷表征结构的形成方法，其特征在于，所述衬底内具有与所述栅介质层对应设置、并采用第一类型离子掺杂的掺杂区；
形成栅极层于所述衬底上包括：
形成栅极材料层于所述栅介质层及所述衬底表面；
对所述栅极材料层中的第一区域进行第二类型离子掺杂，形成所述第一栅极层；
对所述栅极材料层中的第二区域进行第一类型离子掺杂，形成所述第二栅极层。
3.根据权利要求2所述的界面缺陷表征结构的形成方法，其特征在于，形成栅极材料层于所述栅介质层及所述衬底表面的具体步骤包括沉积多晶硅材料于所述栅介质层及所述衬底表面，形成所述栅极材料层。
4.根据权利要求3所述的界面缺陷表征结构的形成方法，其特征在于，所述第一类型离子为n-型离子，所述第二类型离子为p-型离子。
5.根据权利要求3所述的界面缺陷表征结构的形成方法，其特征在于，所述第一类型离子为p-型离子，所述第二类型离子为n-型离子。
6.根据权利要求3所述的界面缺陷表征结构的形成方法，其特征在于，所述掺杂区的离子掺杂浓度大于所述第二栅极层的离子掺杂浓度。
7.根据权利要求3所述的界面缺陷表征结构的形成方法，其特征在于，所述第一栅极层的离子掺杂浓度与所述第二栅极层的离子掺杂浓度相同。
8.根据权利要求1所述的界面缺陷表征结构的形成方法，其特征在于，所述衬底还包括位于所述衬底内、且分布于所述栅介质层沿所述沟道宽度方向的相对两侧的浅沟槽隔离区；
所述第二栅极层至少部分覆盖所述浅沟槽隔离区。
9.根据权利要求1所述的界面缺陷表征结构的形成方法，其特征在于，形成栅极层于所述衬底上之后，还包括：沉积绝缘材料于所述第一栅极层、所述第二栅极层和所述衬底表面，形成介质层；
刻蚀所述介质层，同时形成贯穿至所述衬底表面的第一通孔、贯穿至所述第一栅极层表面的第二通孔、贯穿至所述第二栅极层表面的第三通孔；
沉积导电材料于所述第一通孔、所述第二通孔和所述第三通孔内，同时形成与所述衬底接触的第一导电插塞、与所述第一栅极层接触的第二导电插塞和与所述第二栅极层接触的第三导电插塞。
10.根据权利要求9所述的界面缺陷表征结构的形成方法，其特征在于，所述导电材料为钨。
说明书 :
界面缺陷表征结构的形成方法
技术领域
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种界面缺陷表征结构的形成方法。
背景技术
[0002] 随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
[0003] 在3D NAND存储器等集成电路中，于有限芯片面积上提供并操作着数量庞大的电路组件，例如晶体管。在使用金属氧化物半导体(Metal Oxide Semiconductor，MOS)技术所制作的集成电路中，所运用的是场效应晶体管(Field Effect Transistor，FET)。一般来说，场效应晶体管包括n-型MOS管(即NMOS)和p-型MOS管(即PMOS)。在集成电路的制造过程中，场效应晶体管可以被制造为各种形式及组态，例如平面型FET装置或者三维FET装置等。
[0004] 对场效应晶体管性能的可靠性评估，是集成电路工艺开发过程中的重要部分。然而，对场效应晶体管中的栅介质层(Gate Oxide)的可靠性评估，是前段中重要的项目，主要用于评估前段介电材料的性能。集成电路制造过程中的很多工艺都可能影响到栅介质层的上下界面，从而影响到栅介质层的TDDB(Time Dependent Dielectric Breakdown，与时间相关电介质击穿)，表现出极性的依赖。因此，如何有效的表征栅介质层上下界面的缺点密度显得非常重要。但是，现有技术中并没有有效表征栅介质层界面缺陷的方法。
[0005] 因此，如何有效的表征栅介质层界面缺陷，是目前亟待解决的技术问题。
发明内容
[0006] 本发明提供一种界面缺陷表征结构的形成方法，用于解决现有技术中不能有效表征栅介质层界面缺陷的问题。
[0007] 为了解决上述问题，本发明提供了一种界面缺陷表征结构的形成方法，包括如下步骤：
[0008] 提供一衬底，所述衬底表面具有一栅介质层；
[0009] 形成栅极层于所述衬底上，所述栅极层包括位于所述栅介质层表面的第一栅极层和位于所述栅介质层沿沟道宽度方向上的相对两侧的第二栅极层，所述第一栅极层与所述第二栅极层掺杂的离子类型相反。
[0010] 优选的，所述衬底内具有与所述栅介质层对应设置、并采用第一类型离子掺杂的掺杂区；形成栅极层于所述衬底上包括：
[0011] 形成栅极材料层于所述栅介质层及所述衬底表面；
[0012] 对所述栅极材料层中的第一区域进行第二类型离子掺杂，形成所述第一栅极层；
[0013] 对所述栅极材料层中的第二区域进行第一类型离子掺杂，形成所述第二栅极层。
[0014] 优选的，形成栅极材料层于所述栅介质层及所述衬底表面的具体步骤包括[0015] 沉积多晶硅材料于所述栅介质层及所述衬底表面，形成所述栅极材料层。
[0016] 优选的，所述第一类型离子为n-型离子，所述第二类型离子为p-型离子。
[0017] 优选的，所述第一类型离子为p-型离子，所述第二类型离子为n-型离子。
[0018] 优选的，所述掺杂区的离子掺杂浓度大于所述第二栅极层的离子掺杂浓度。
[0019] 优选的，所述第一栅极层的离子掺杂浓度与所述第二栅极层的离子掺杂浓度相同。
[0020] 优选的，所述衬底还包括位于所述衬底内、且分布于所述栅介质层沿所述沟道宽度方向的相对两侧的浅沟槽隔离区；
[0021] 所述第二栅极层至少部分覆盖所述浅沟槽隔离区。
[0022] 优选的，形成栅极层于所述衬底上之后，还包括：
[0023] 沉积绝缘材料于所述第一栅极层、所述第二栅极层和所述衬底表面，形成介质层；
[0024] 刻蚀所述介质层，同时形成贯穿至所述衬底表面的第一通孔、贯穿至所述第一栅极层表面的第二通孔、贯穿至所述第二栅极层表面的第三通孔；
[0025] 沉积导电材料于所述第一通孔、所述第二通孔和所述第三通孔内，同时形成与所述衬底接触的第一导电插塞、与所述第一栅极层接触的第二导电插塞和与所述第二栅极层接触的第三导电插塞。
[0026] 优选的，所述导电材料为钨。
[0027] 本发明提供的界面缺陷表征结构的形成方法，通过沿晶体管沟道的宽度方向延长栅极层的长度，使得栅极层包括位于栅介质层表面的第一栅极层和位于栅介质层相对两侧的第二栅极层，并对第一栅极层和第二栅极层进行相反类型的离子掺杂，从而形成一个倒置的MOS管结构，便于对衬底、第一栅极层和第二栅极层施加电压，以表征所述栅介质层与所述栅极层接触界面的缺陷密度。
附图说明
[0028] 附图1是本发明具体实施方式中界面缺陷表征结构的形成方法流程图；
[0029] 附图2是本发明具体实施方式中所形成的界面缺陷表征结构沿晶体管沟道长度方向的截面示意图；
[0030] 附图3是本发明具体实施方式中所形成的界面缺陷表征结构沿晶体管沟道宽度方向的截面示意图；
[0031] 附图4是本发明具体实施方式中所形成的界面缺陷表征结构的电路结构示意图；
[0032] 附图5是本发明具体实施方式中界面缺陷的表征方法的流程图。
具体实施方式
[0033] 下面结合附图对本发明提供的界面缺陷表征结构的形成方法的具体实施方式做详细说明。
[0034] 在场效应晶体管结构中，栅介质层和栅极依次层叠设置于衬底的表面。因此，针对栅介质层与衬底接触的下界面和栅介质层与栅极接触的上界面的缺陷密度的评估是对栅介质层可靠性评估的主要构成部分之一。由于针对栅介质层与衬底接触的下界面的性能进行评估，主要是针对场效应晶体管沟道区域的缺陷密度进行评估，因此，可以采用电荷泵(Charge Pumping，CP)的测试方式进行表征。但是，对于栅介质层与栅极接触的上界面的缺陷密度，还没有有效的表征手段。
[0035] 为了有效对栅介质层与栅极接触的上界面的缺陷密度进行表征，本具体实施方式提供了一种界面缺陷表征结构的形成方法，附图1是本发明具体实施方式中界面缺陷表征结构的形成方法流程图，附图2是本发明具体实施方式中所形成的界面缺陷表征结构沿晶体管沟道长度方向的截面示意图，附图3是本发明具体实施方式中所形成的界面缺陷表征结构沿晶体管沟道宽度方向的截面示意图，附图4是本发明具体实施方式中所形成的界面缺陷表征结构的电路结构示意图。如图1-图4所示，本具体实施方式提供的界面缺陷表征结构的形成方法，包括如下步骤：
[0036] 步骤S11，提供一衬底11，所述衬底11表面具有一栅介质层13。其中，所述衬底11优选为硅衬底。
[0037] 步骤S12，形成栅极层于所述衬底11上，所述栅极层包括位于所述栅介质层13表面的第一栅极层141和位于所述栅介质层13沿沟道宽度方向的相对两侧的第二栅极层142，所述第一栅极层141与所述第二栅极层142掺杂的离子类型相反。
[0038] 具体来说，如图2所示，沿场效应晶体管沟道的长度方向，源极区15与漏极区16自所述衬底11形成有所述栅介质层13的表面向所述衬底11内部延伸，且所述源极区15与所述漏极区16分布于所述栅介质层13的相对两侧。如图3所示，为了不影响所述场效应晶体管的正常功能，所述栅极层沿所述场效应晶体管沟道的宽度方向延伸，形成位于所述栅介质层13表面的第一栅极层141以及延伸出所述栅介质层13的第二栅极层142。其中，所述宽度方向是与所述长度方向垂直的方向。同时，通过控制所述第一栅极层141与所述第二栅极层
142掺杂的离子类型相反，使得所述第一栅极层141与所述第二栅极层142之间构成PN结，从而在对所述衬底11、所述第一栅极层141、所述第二栅极层142施加电信号后，由所述衬底
11、所述第一栅极层141、所述第二栅极层142共同构成一个倒置的MOS管结构，如图4所示：
所述衬底11相当于所述MOS管的栅极31，位于所述栅介质层13一侧的所述第二栅极层142相当于所述MOS管的源极32，位于所述栅介质层13另一侧的所述第二栅极层142相当于所述MOS管的漏极33，所述第一栅极层141相当于所述MOS管的基极34。通过构造倒置的MOS管结构，便可采用现有的界面缺陷表征方式对所述栅介质层13与所述第一栅极141接触界面的缺陷密度进行表征。
142掺杂的离子类型相反，使得所述第一栅极层141与所述第二栅极层142之间构成PN结，从而在对所述衬底11、所述第一栅极层141、所述第二栅极层142施加电信号后，由所述衬底
11、所述第一栅极层141、所述第二栅极层142共同构成一个倒置的MOS管结构，如图4所示：
所述衬底11相当于所述MOS管的栅极31，位于所述栅介质层13一侧的所述第二栅极层142相当于所述MOS管的源极32，位于所述栅介质层13另一侧的所述第二栅极层142相当于所述MOS管的漏极33，所述第一栅极层141相当于所述MOS管的基极34。通过构造倒置的MOS管结构，便可采用现有的界面缺陷表征方式对所述栅介质层13与所述第一栅极141接触界面的缺陷密度进行表征。
[0039] 优选的，所述衬底11内具有与所述栅介质层13对应设置、并采用第一类型离子掺杂的掺杂区12；形成栅极层于所述衬底11上包括：
[0040] 形成栅极材料层于所述栅介质层13及所述衬底11表面；
[0041] 对所述栅极材料层中的第一区域进行第二类型离子掺杂，形成所述第一栅极层141；
[0042] 对所述栅极材料层中的第二区域进行第一类型离子掺杂，形成所述第二栅极层142。
[0043] 在本具体实施方式中第一类型离子为p-型离子，第二类型离子为n-型离子，以在所述第一栅极层141与所述第二栅极层142之间形成PN结，即由所述衬底11、所述第二栅极层142以及所述第一栅极层141共同构成一倒置的NMOS管结构。在其他实施方式中，所述第一类型离子也可以为n-型离子，相应的，所述第二类型离子为p-型离子，即由所述衬底11、所述第二栅极层142以及所述第一栅极层141共同构成一倒置的PMOS管结构。。
[0044] 具体来说，形成栅极材料层于所述栅介质层13及所述衬底11表面的具体步骤包括：沉积多晶硅材料于所述栅介质层13及所述衬底11表面，形成所述栅极材料层。可以采用化学气相沉积、物理气相沉积或者等离子体沉积工艺沉积多晶硅材料于所述栅介质层13及所述衬底11表面。在对第一多晶硅材料层进行n-型离子掺杂以及对第二多晶硅材料层进行p-型离子掺杂的过程中，可以采用IMP(Ionized Metal Plasma，离子化金属等离子体溅射)工艺。其中，所述第一栅极层141与所述第二栅极层142的离子掺杂浓度，可以与包括所表征的栅介质层的晶体管中源极15、漏极16的离子掺杂浓度相同。
[0045] 优选的，所述掺杂区12的离子掺杂浓度大于所述第二栅极层141的离子掺杂浓度。优选的，第一栅极层141的离子掺杂浓度与所述第二栅极层142的离子掺杂浓度相同。采用掺杂浓度，可以有效减小所述掺杂区12的电阻，从而提高所述界面缺陷表征结构的整体电
15 3 18 3
响应速度。更优选的，所述掺杂区12的离子掺杂浓度为1×10 /cm～5×10 /cm ，所述第一栅极层141的离子掺杂浓度为1×1015/cm3～5×1015/cm3，所述第二栅极层142的离子掺杂浓度为1×1015/cm3～5×1015/cm3。
15 3 18 3
响应速度。更优选的，所述掺杂区12的离子掺杂浓度为1×10 /cm～5×10 /cm ，所述第一栅极层141的离子掺杂浓度为1×1015/cm3～5×1015/cm3，所述第二栅极层142的离子掺杂浓度为1×1015/cm3～5×1015/cm3。
[0046] 优选的，所述衬底11还包括位于所述衬底11内、且分布于所述栅介质层13沿所述沟道宽度方向的相对两侧的浅沟槽隔离区22；
[0047] 所述第二栅极层142至少部分覆盖所述浅沟槽隔离区22。
[0048] 优选的，形成栅极层于所述衬底11上之后，还包括：
[0049] 沉积绝缘材料于所述第一栅极层141、所述第二栅极层142和所述衬底11表面，形成介质层；
[0050] 刻蚀所述介质层，同时形成贯穿至所述衬底11表面的第一通孔、贯穿至所述第一栅极层141表面的第二通孔、贯穿至所述第二栅极层142表面的第三通孔；
[0051] 沉积导电材料于所述第一通孔、所述第二通孔和所述第三通孔内，同时形成与所述衬底接触的第一导电插塞25、与所述第一栅极层141接触的第二导电插塞23和与所述第二栅极层142接触的第三导电插塞24。其中，所述导电材料优选为钨。
[0052] 不仅如此，本具体实施方式还提供了一种界面缺陷表征结构，本具体实施方式提供的界面缺陷表征结构的示意图参见图2-图4。
[0053] 如图2-图4所示，本具体实施方式提供的界面缺陷表征结构，包括：衬底11；栅介质层13，位于所述衬底11表面；栅极层，包括位于所述栅介质层13表面的第一栅极层141和位于所述栅介质层13沿沟道宽度方向上的相对两侧的第二栅极层142，所述第一栅极层141与所述第二栅极层142掺杂的离子类型相反。
[0054] 优选的，所述衬底11内具有掺杂区12；所述掺杂区12与所述栅介质层13对应设置，且与所述第二栅极层142所掺杂的离子类型相同。
[0055] 为了便于向所述界面缺陷表征结构中的各部件施加电压，优选的，本具体实施方式提供的界面缺陷表征结构还包括：
[0056] 第一导电插塞25，一端与所述衬底11接触、另一端用于接收第一检测电信号；
[0057] 第二导电插塞23，一端与所述第一栅极层141接触、另一端用于接收第二检测电信号；
[0058] 第三导电插塞24，一端与所述第二栅极层142接触、另一端用于接收第三检测电信号。
[0059] 优选的，所述掺杂区12与所述第二栅极层142均为p-型离子掺杂，所述第一栅极层141为n-型离子掺杂。
[0060] 在其他实施方式中，所述掺杂区12与所述第二栅极层142均为n-型离子掺杂，所述第一栅极层141为p-型离子掺杂。
[0061] 优选的，所述掺杂区12的离子掺杂浓度大于所述第二栅极层142的离子掺杂浓度。更优选的，所述第一栅极层141的离子掺杂浓度与所述第二栅极层142的离子掺杂浓度相同。
[0062] 为了进一步提高界面表征的准确度，优选的，所述界面缺陷表征结构还包括：
[0063] 位于所述衬底11内的浅沟槽隔离区22，所述浅沟槽隔离区22位于所述栅介质层13沿所述沟道宽度方向上的相对两侧；
[0064] 所述第二栅极层142至少部分覆盖所述浅沟槽隔离区22。
[0065] 不仅如此，本具体实施方式还提供了一种界面缺陷检测装置。所述界面缺陷检测装置用于对上述任一项所述的界面缺陷表征结构进行界面缺陷检测，并包括检测部。所述检测部，用于分别向所述衬底11、所述第一栅极层141和所述第二栅极层142施加电信号，以检测所述栅介质层13与所述第一栅极层141接触界面的缺陷密度。优选的，所述检测部为电荷泵。
[0066] 具体来说，通过所述电荷泵对作为所述MOS管的栅极31的所述衬底11周期性的施加脉冲电压、作为所述基极34的所述第一栅极层141接地、作为所述源极32和所述漏极33的所述第二栅极层142施加反向偏压，使得所述界面缺陷表征结构在反型状态与积累状态之间进行变换。在所述反型状态时，来自所述第二栅极层142的少数载流子填充所述栅介质层13与所述第一栅极层141的接触界面；在所述积累状态时，来自于所述第一栅极层141的多数载流子与填充于所述栅介质层13与所述第一栅极层141的接触界面的所述少数载流子复合，形成电荷泵电流。通过分析所述电荷泵电流，即可表征所述栅介质层13与所述第一栅极层141的接触界面的缺陷密度。
[0067] 不仅如此，本具体实施方式还提供了一种界面缺陷的表征方法，附图5是本发明具体实施方式中界面缺陷的表征方法的流程图，本具体实施方式中所表征的界面结构参见图2、图3。如图2、图3及图5所示，本具体实施方式提供的界面缺陷的表征方法，包括如下步骤：
[0068] 步骤S51，形成一表征结构，所述表征结构包括衬底11以及位于所述衬底11表面的栅介质层13及栅极层，所述栅极层包括位于所述栅介质层13表面的第一栅极层141和位于所述栅介质层13沿沟道宽度方向上的相对两侧的第二栅极层142，所述第一栅极层141与所述第二栅极层142掺杂的离子类型相反；
[0069] 步骤S52，分别向所述衬底11、所述第一栅极层141、所述第二栅极层142施加电信号，表征所述栅介质层13与所述第一栅极层141接触界面的缺陷密度。
[0070] 优选的，形成一表征结构的具体步骤包括：
[0071] 提供一衬底11，所述衬底11表面具有一栅介质层13；
[0072] 形成栅极层于所述衬底上，所述栅极层包括位于所述栅介质层13表面的第一栅极层141和位于所述栅介质层13沿沟道宽度方向上的相对两侧的第二栅极层142，所述第一栅极层141与所述第二栅极层142掺杂的离子类型相反。
[0073] 优选的，所述衬底11具有位于所述栅介质层13沿所述沟道宽度方向上的相对两侧、且位于所述衬底11内的浅沟槽隔离区22；所述第二栅极层142至少部分覆盖所述浅沟槽隔离区22。
[0074] 优选的，所述衬底11内具有与所述栅介质层14对应设置的掺杂区12；所述掺杂区12与所述第二栅极层141所掺杂的离子类型相同。例如所述掺杂区12与所述第二栅极层141均为p-型离子掺杂，所述第一栅极层为n-型离子掺杂；或者，所述掺杂区12与所述第二栅极层141均为n-型离子掺杂，所述第一栅极层为p-型离子掺杂。所述掺杂区12的离子掺杂浓度大于所述第二栅极层142的离子掺杂浓度。
[0075] 优选的，形成栅极层于所述衬底11上之后还包括：
[0076] 沉积绝缘材料于所述第一栅极层141、所述第二栅极层142和所述衬底11表面，形成介质层；
[0077] 刻蚀所述介质层，同时形成贯穿至所述衬底11表面的第一通孔、贯穿至所述第一栅极层141表面的第二通孔、贯穿至所述第二栅极层142表面的第三通孔；
[0078] 沉积导电材料于所述第一通孔、所述第二通孔和所述第三通孔内，同时形成与所述衬底11接触的第一导电插塞25、与所述第一栅极层141接触的第二导电插塞23和与所述第二栅极层142接触的第三导电插塞24。
[0079] 优选的，分别向所述衬底11、所述第一栅极层141、所述第二栅极层142施加电信号包括：
[0080] 通过所述第一导电插塞25向所述衬底11施加周期性的脉冲电信号、通过所述第二导电插塞23向所述第二栅极层142施加反向偏压，并通过第三导电插塞24使所述第一栅极层141接地。
[0081] 本具体实施方式提供的界面缺陷表征结构的形成方法，通过沿晶体管沟道的宽度方向延长栅极层的长度，使得栅极层包括位于栅介质层表面的第一栅极层和位于栅介质层相对两侧的第二栅极层，并对第一栅极层和第二栅极层进行相反类型的离子掺杂，从而形成一个倒置的MOS管结构，便于对衬底、第一栅极层和第二栅极层施加电压，以表征所述栅介质层与所述栅极层接触界面的缺陷密度。
[0082] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。