本发明提出了一种基于忆阻实现的表决器电路，包括票数统计电路、数值比较电路、与门组合电路和或门组合电路，票数统计电路的输入端与输入信号相连接，票数统计电路的输出端与数值比较电路的输入端相连接，数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接，或门组合电路与与门组合电路相连接，或门组合电路输出两个输出信号，与门组合电路输出一个输出信号。本发明与或逻辑门电路设计都采用两个忆阻对接方式，经过运算放大器调整输出电压，并可以经过多次级联实现全加器和比较器等功能，组合出八人表决器电路。与传统的晶体管集成电路相比，在电路尺寸、集成密度、电路功耗等方面拥有很大的优势。
1.一种基于忆阻实现的表决器电路，其特征在于，包括票数统计电路、数值比较电路、与门组合电路和或门组合电路，票数统计电路的输入端与输入信号相连接，票数统计电路的输出端与数值比较电路的输入端相连接，数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接，或门组合电路与与门组合电路相连接，或门组合电路输出两个输出信号，与门组合电路输出一个输出信号；
所述票数统计电路包括一级全加电路、二级全加电路和三级全加电路；所述一级全加电路包括四个一级全加器，四个一级全加器的两个输入端分别与输入信号相连接，四个一级全加器的低进位C端均接地；所述二级全加电路包括四个二级全加器，二级全加器的输入端与一级全加电路输出端相连接；所述三级全加电路包括三个三级全加器，三级全加器的输入端与二级全加器的输出端相连接，三级全加器的输出端与数值比较电路相连接。
2.根据权利要求1所述的基于忆阻实现的表决器电路，其特征在于，所述输入信号包括输入端I1-I8，输入端I1-I8的变量为逻辑“1”即“5V”时，表示表决者“赞成”；输入端I1-I8的变量为“0”即“0V”时，表示表决者“不赞成”。
3.根据权利要求1所述的基于忆阻实现的表决器电路，其特征在于，所述一级全加器包括全加器F1-F4，全加器F1-F4的两个输入端依次与输入信号的8个输入端相连接，全加器F1-F4的低进位C端均接地；所述二级全加器包括全加器F5-F8，全加器F5的两个输入端分别与全加器F1和全加器F2的高进位C1输出端相连接，全加器F5的低进位C端与全加器F6的高进位C1输出端相连接，全加器F6的两个输入端分别与全加器F1和全加器F2的S输出端相连接，全加器F6的低进位C端接地；全加器F7的两个输入端分别与全加器F3和全加器F4的高进位C1输出端相连接，全加器F7的低进位C端与全加器F8的高进位C1输出端相连接，全加器F8的两个输入端分别与全加器F3和全加器F4的S输出端相连接，全加器F8的低进位C端接地；所述三级全加电路包括全加器F9-F11，全加器F9的两个输入端分别与全加器F5和全加器F7的高进位C1输出端相连接，全加器F9的低进位C端与全加器F10的高进位C1输出端相连接，全加器F10的两个输入端分别与全加器F5和全加器F7的S输出端相连接，全加器F10的低进位C端与全加器F11的高进位C1输出端相连接，全加器F11的两个输入端分别与全加器F6和全加器F8的S输出端相连接，全加器F10的低进位C端接地。
4.根据权利要求1所述的基于忆阻实现的表决器电路，其特征在于，所述数值比较电路包括一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3，一位比较器C0、一位比较器C1和一位比较器C3的K输入端均接地，一位比较器C2的K输入端与正5V电源相连接；所述一位比较器C0的J输入端与三级全加器的全加器F11的S输出端相连接，一位比较器C1的J输入端与三级全加器的全加器F10的S输出端相连接，一位比较器C2的J输入端与三级全加器的全加器F9的S输出端相连接，一位比较器C4的J输入端与三级全加器的全加器F9的高进位C1输出端相连接，一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3的J>K输出端、J
5.根据权利要求3所述的基于忆阻实现的表决器电路，其特征在于，所述全加器F1-F11均包括反相器U1-4、忆阻M43--60和运算放大器OP22-30，输入端信号IA通过反相器U1连接忆阻M43的m极，输入端信号IB连接忆阻M44的m极，忆阻M43和忆阻M44的p极均与运算放大器OP22的正向输入端相连接，运算放大器OP22的反向输入端连接正4.5V电源，运算放大器OP22的上端口连接正5V电源、下端口接地，运算放大器OP22的输出端连接忆阻M45的p极；输入端信号IA连接忆阻M47的m极，输入端信号IB通过反相器U2连接忆阻M48的m极，忆阻M47和忆阻M48的p极均与运算放大器OP24的正向输入端相连接，运算放大器OP24的反向输入端连接正4.5V电源，运算放大器OP24的上端口连接正5V电源、下端口接地，运算放大器OP24的输出端连接忆阻M46的p极；忆阻M45和忆阻M46的m极均与运算放大器OP23的正向输入端相连接，运算放大器OP23的反向输入端连接正0.5V电源，运算放大器OP23的上端口连接正5V电源、下端口接地，运算放大器OP23的输出端通过反相器U3连接忆阻M53的m极，输入端信号IC连接忆阻M54的m极，忆阻M53和忆阻M54的p极均与运算放大器OP27的正向输入端相连接，运算放大器OP27的反向输入端连接正4.5V电源，运算放大器OP27的上端口连接正5V电源、下端口接地；运算放大器OP27的输出端连接忆阻M55的p极；运算放大器OP23的输出端连接忆阻M57的m极，输入端信号IC通过反相器U4连接忆阻M58的m极，忆阻M57和忆阻M58的p极均与运算放大器OP29的正向输入端相连接，运算放大器OP29的反向输入端连接正4.5V电源，运算放大器OP29的上端口连接正5V电源、下端口接地，运算放大器OP29的输出端连接忆阻M56的p极；忆阻M55和忆阻M56的m极均与运算放大器OP28的正向输入端相连接，运算放大器OP28的反向输入端连接正0.5V电源，运算放大器OP28的上端口连接正5V电源、下端口接地，运算放大器OP28的输出端为输出端OUTS；输入端信号IA连接忆阻M50的m极，输入端信号IB连接忆阻M49的m极，忆阻M49和忆阻M50的p极均与运算放大器OP25的正向输入端相连接，运算放大器OP25的反向输入端连接正4.5V电源，运算放大器OP25的上端口连接正5V电源、下端口接地，运算放大器OP25的输出端连接忆阻M59的p极；输入端信号IC接忆阻M51的m极，运算放大器OP23的输出端连接忆阻M52的m极，忆阻M51和忆阻M52的p极相连接作为运算放大器OP26的正向输入端，运算放大器OP26的反向输入端连接正4.5V电源，运算放大器OP26的上端口连接正5V电源、下端口接地，运算放大器OP26的输出端连接忆阻M60的p极；忆阻M59和忆阻M60的m极均与运算放大器OP30的正向输入端相连接，运算放大器OP30的反向输入端连接正0.5V电源，运算放大器OP30的上端口连接正5V电源、下端口接地，运算放大器OP30的输出端为高进位输出端OUTC1。
6.根据权利要求4所述的基于忆阻实现的表决器电路，其特征在于，所述一位比较器包括反相器U5-8、忆阻M61-70和运算放大器OP31-35，输入端信号J通过反相器U7连接忆阻M65的m极，输入端信号K通过反相器U8连接忆阻M68的m极，忆阻M68和忆阻M65的p极均与运算放大器OP33的正向输入端相连接，运算放大器OP33的反向输入端连接正4.5V电源，运算放大器OP33的上端口连接正5V电源、下端口接地，运算放大器OP33的输出端连接忆阻M67的p极；输入端信号J连接忆阻M66的m极，输入端信号K连接忆阻M69的m极，忆阻M69和忆阻M66的p极均与运算放大器OP34的正向输入端相连接，运算放大器OP34的反向输入端连接正4.5V电源，运算放大器OP34的上端口连接正5V电源、下端口接地，运算放大器OP34的输出端连接忆阻M70的p极；忆阻M67和忆阻M70的m极均与运算放大器OP35的正向输入端，运算放大器OP35的反向输入端连接正0.5V电源，运算放大器OP35的上端口连接正5V电源、下端口接地，运算放大器OP35的输出端为J＝K输出端；输入端信号J通过反相器U5连接忆阻M61的m极，输入端信号K连接忆阻M63的m极，忆阻M61和忆阻M63的p极均与运算放大器OP31的正向输入端相连接，运算放大器OP31的反向输入端连接正4.5V电源，运算放大器OP31的上端口连接正5V电源、下端口接地，运算放大器OP31的输出端为JK输出端。
7.根据权利要求4所述的基于忆阻实现的表决器电路，其特征在于，所述与门组合电路包括二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III，二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III的输入端均与数值比较电路的输出端相连接，四输入与门结构III的输出端为输出端OUTR；所述或门组合电路包括四输入或门结构I和四输入或门结构II，四输入或门结构I的四个输入端分别与数值比较电路的一个输出端、二输入与门结构II的输出端、三输入与门结构II的输出端和四输入与门结构II的输出端相连接，四输入或门结构I的输出端为输出端OUTA；四输入或门结构II的四个输入端分别与数值比较电路的另一个输出端、二输入与门结构I的输出端、三输入与门结构I的输出端和四输入与门结构I的输出端相连接，四输入或门结构II的输出端为输出端OUTD。
8.根据权利要求7所述的基于忆阻实现的表决器电路，其特征在于，所述二输入与门结构I包括忆阻M1、忆阻M2和运算放大器OP1，忆阻M1的m极与数值比较电路的一位比较器C3的J＝K输出端相连接，忆阻M2的m极与数值比较电路的一位比较器C2的J>K输出端相连接，忆阻M1和忆阻M2的p极均与运算放大器OP1的正向输入端相连接，运算放大器OP1的反向输入端连接正4.5V电源，运算放大器OP1的上端口连接正5V电源、下端口接地；所述二输入与门结构II包括忆阻M13、忆阻M14和运算放大器OP7，忆阻M13的m极与一位比较器C3的J＝K输出端相连接，忆阻M14的m极与一位比较器C2的J>K输出端相连接，忆阻M13和忆阻M14的p极均与运算放大器OP7的正向输入端相连接，运算放大器OP7的反向输入端连接正4.5V电源，运算放大器OP1的上端口连接正5V电源、下端口接地；所述三输入与门结构I包括忆阻M3-M6、运算放大器OP2和运算放大器OP3，忆阻M3的m极连接一位比较器C3的J＝K输出端，忆阻M4的m极连接一位比较器C2的J＝K输出端，忆阻M3和忆阻M4的p极均与运算放大器OP2的正向输入端相连接，运算放大器OP2的反向输入端连接正4.5V电源，运算放大器OP2的上端口连接正5V电源、下端口接地，运算放大器OP2的输出端连接忆阻M5的m极，忆阻M6的m极连接数值比较电路的一位比较器C1的J
4.5V电源，运算放大器OP8的上端口连接正5V电源、下端口接地，运算放大器OP8的输出端连接忆阻M17的m极，忆阻M18的m极连接一位比较器C1的J>K输出端，忆阻M17和忆阻M18的p极均与运算放大器OP9的正向输入端，运算放大器OP9的反向输入端连接正4.5V电源，运算放大器OP9的上端口连接正5V电源、下端口接地；所述四输入与门结构I包括忆阻M7-M12、运算放大器OP4、运算放大器OP5和运算放大器OP6，忆阻M7的m极连接一位比较器C3的J＝K输出端，忆阻M8的m极连接一位比较器C2的J＝K输出端，忆阻M7和忆阻M8的p极均与运算放大器OP4的正向输入端相连接，运算放大器OP4的反向输入端连接正4.5V电源，运算放大器OP4的上端口连接正5V电源、下端口接地，运算放大器OP4的输出端连接忆阻M9的m极，忆阻M10的m极连接一位比较器C1的J＝K输出端，忆阻M9和忆阻M10的p极均与运算放大器OP5的正向输入端相连接，运算放大器OP5的反向输入端连接正4.5V电源，运算放大器OP5的上端口连接正5V电源、下端口接地，运算放大器OP5的输出端连接忆阻M11的m极，忆阻M12的m极连接数值比较电路的一位比较器C0的JK输出端，忆阻M23和忆阻M24的p极均与运算放大器OP12的正向输入端相连接，运算放大器OP12的反向输入端连接正
4.5V电源，运算放大器OP12的上端口连接正5V电源、下端口接地；所述四输入与门结构III包括忆阻M39-M42、忆阻M29、忆阻M30、运算放大器OP20、运算放大器OP21和运算放大器OP15，忆阻M39的m极连接一位比较器C3的J＝K输出端，忆阻M40的m极连接一位比较器C2的J＝K输出端，忆阻M39和忆阻M40的p极均与运算放大器OP20的正向输入端相连接，运算放大器OP20的反向输入端连接正4.5V电源，运算放大器OP20的上端口连接正5V电源、下端口接地，运算放大器OP20的输出端连接忆阻M29的m极；忆阻M41的m极连接一位比较器C1的J＝K输出端，忆阻M42的m极连接一位比较器C0的J＝K输出端，忆阻M41和忆阻M42的p极均与运算放大器OP21的正向输入端相连接，运算放大器OP21的反向输入端连接正4.5V电源，运算放大器OP21的上端口连接正5V电源、下端口接地，运算放大器OP21的输出端连接忆阻M30的m极，忆阻M29和忆阻M30的p极均与运算放大器OP15的正向输入端相连接，运算放大器OP15的反向输入端连接正4.5V电源，运算放大器OP15的上端口连接正5V电源、下端口接地，运算放大器OP15的输出端为输出端OUTR。
9.根据权利要求8所述的基于忆阻实现的表决器电路，其特征在于，所述四输入或门结构I包括忆阻M31-M34、忆阻M25、忆阻M26、运算放大器OP16、运算放大器OP17和运算放大器OP13，忆阻M31的p极连接一位比较器C3的J>K输出端，忆阻M32的p极连接运算放大器OP7的输出端，忆阻M31和忆阻M32的m极均与运算放大器OP16的正向输入端相连接，运算放大器OP16的反向输入端连接正0.5V电源，运算放大器OP16的上端口连接正5V电源、下端口接地，运算放大器OP16的输出端连接忆阻M25的p极；忆阻M33的p极连接运算放大器OP9的输出端，忆阻M34的p极连接运算放大器OP12的输出端，忆阻M33和忆阻M34的m极均与运算放大器OP17的正向输入端相连接，运算放大器OP17的反向输入端连接正0.5V电源，运算放大器OP17的上端口连接正5V电源、下端口接地，运算放大器OP17的输出端连接忆阻M26的p极；忆阻M25和忆阻M26的m极均与运算放大器OP13的正向输入端，运算放大器OP13的反向输入端连接正0.5V电源，运算放大器OP13的上端口连接正5V电源、下端口接地，运算放大器OP13的输出端为输出端OUTA；所述四输入或门结构II包括忆阻M35-M38、忆阻M27、忆阻M28、运算放大器OP18、运算放大器OP19和运算放大器OP14，忆阻M35的p极连接一位比较器C3的J
一种基于忆阻实现的表决器电路
技术领域
[0001] 本发明涉及模数电路的技术领域，尤其涉及一种基于忆阻实现的表决器电路。
背景技术
[0002] 忆阻(memristor)是一种有记忆功能的非线性电阻器，它是除电阻器、电容器和电感器之外的第四种基本电路元件。具有记忆功能和非线性电阻特性的器件，这也是称其为忆阻的原因。直到2008年，美国惠普实验室首次制作出了忆阻的实物，有关忆阻的研究才全面展开。作为一种新的无源电子元件，忆阻得到了很大的关注。忆阻以其电阻的开关效应及非易失性存储在逻辑应用方面也有大量的研究。在存储器、逻辑门、可编程逻辑门阵列等方面，忆阻也有了诸多的应用研究。
[0003] 现有表决器电路大多采用晶体管集成电路实现，只能实现3-5人的表决，且电路尺寸较大，集成密度和电路功耗较大。
发明内容
[0004] 针对现有表决器电路电路尺寸较大，集成密度和电路功耗较大的技术问题，本发明提出一种基于忆阻实现的表决器电路，利用忆阻组合出与或逻辑关系，实现了八人表决的功能。
[0005] 为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻实现的表决器电路，包括票数统计电路、数值比较电路、与门组合电路和或门组合电路，票数统计电路的输入端与输入信号相连接，票数统计电路的输出端与数值比较电路的输入端相连接，数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接，或门组合电路与与门组合电路相连接，或门组合电路输出两个输出信号，与门组合电路输出一个输出信号。
[0006] 所述输入信号包括输入端I1-I8，输入端I1-I8的变量为逻辑“1”即“5V”时，表示表决者“赞成”；输入端I1-I8的变量为“0”即“0V”时，表示表决者“不赞成”。
[0007] 所述票数统计电路包括一级全加电路、二级全加电路和三级全加电路；所述一级全加电路包括四个一级全加器，四个一级全加器的两个输入端分别与输入信号相连接，四个一级全加器的低进位C端均接地；所述二级全加电路包括四个二级全加器，二级全加器的输入端与一级全加电路输出端相连接；所述三级全加电路包括三个三级全加器，三级全加器的输入端与二级全加器的输出端相连接，三级全加器的输出端与数值比较电路相连接。
[0008] 所述一级全加器包括全加器F1-F4，全加器F1-F4的两个输入端依次与输入信号的8个输入端相连接，全加器F1-F4的低进位C端均接地；所述二级全加器包括全加器F5-F8，全加器F5的两个输入端分别与全加器F1和全加器F2的高进位C1输出端相连接，全加器F5的低进位C端与全加器F6的高进位C1输出端相连接，全加器F6的两个输入端分别与全加器F1和全加器F2的S输出端相连接，全加器F6的低进位C端接地；全加器F7的两个输入端分别与全加器F3和全加器F4的高进位C1输出端相连接，全加器F7的低进位C端与全加器F8的高进位C1输出端相连接，全加器F8的两个输入端分别与全加器F3和全加器F4的S输出端相连接，全加器F8的低进位C端接地；所述三级全加电路包括全加器F9-F11，全加器F9的两个输入端分别与全加器F5和全加器F7的高进位C1输出端相连接，全加器F9的低进位C端与全加器F10的高进位C1输出端相连接，全加器F10的两个输入端分别与全加器F5和全加器F7的S输出端相连接，全加器F10的低进位C端与全加器F11的高进位C1输出端相连接，全加器F11的两个输入端分别与全加器F6和全加器F8的S输出端相连接，全加器F10的低进位C端接地。
[0009] 所述数值比较电路包括一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3，一位比较器C0、一位比较器C1和一位比较器C3的K输入端均接地，一位比较器C2的K输入端与正5V电源相连接；所述一位比较器C0的J输入端与三级全加器的全加器F11的S输出端相连接，一位比较器C1的J输入端与三级全加器的全加器F10的S输出端相连接，一位比较器C2的J输入端与三级全加器的全加器F9的S输出端相连接，一位比较器C4的J输入端与三级全加器的全加器F9的高进位C1输出端相连接，一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3的J>K输出端、J
[0010] 所述全加器F1-F11包括反相器U1-4、忆阻M43--60和运算放大器OP22-30，输入端信号IA通过反相器U1连接忆阻M43的m极，输入端信号IB连接忆阻M44的m极，忆阻M43和忆阻M44的p极均与运算放大器OP22的正向输入端相连接，运算放大器OP22的反向输入端连接正4.5V电源，运算放大器OP22的上端口连接正5V电源、下端口接地，运算放大器OP22的输出端连接忆阻M45的p极；输入端信号IA连接忆阻M47的m极，输入端信号IB通过反相器U2连接忆阻M48的m极，忆阻M47和忆阻M48的p极均与运算放大器OP24的正向输入端相连接，运算放大器OP24的反向输入端连接正4.5V电源，运算放大器OP24的上端口连接正5V电源、下端口接地，运算放大器OP24的输出端连接忆阻M46的p极；忆阻M45和忆阻M46的m极均与运算放大器OP23的正向输入端相连接，运算放大器OP23的反向输入端连接正0.5V电源，运算放大器OP23的上端口连接正5V电源、下端口接地，运算放大器OP23的输出端通过反相器U3连接忆阻M53的m极，输入端信号IC连接忆阻M54的m极，忆阻M53和忆阻M54的p极均与运算放大器OP27的正向输入端相连接，运算放大器OP27的反向输入端连接正4.5V电源，运算放大器OP27的上端口连接正5V电源、下端口接地。运算放大器OP27的输出端连接忆阻M55的p极；运算放大器OP23的输出端连接忆阻M57的m极，输入端信号IC通过反相器U4连接忆阻M58的m极，忆阻M57和忆阻M58的p极均与运算放大器OP29的正向输入端相连接，运算放大器OP29的反向输入端连接正4.5V电源，运算放大器OP29的上端口连接正5V电源、下端口接地，运算放大器OP29的输出端连接忆阻M56的p极；忆阻M55和忆阻M56的m极均与运算放大器OP28的正向输入端相连接，运算放大器OP28的反向输入端连接正0.5V电源，运算放大器OP28的上端口连接正5V电源、下端口接地，运算放大器OP28的输出端为输出端OUTS；输入端信号IA连接忆阻M50的m极，输入端信号IB连接忆阻M49的m极，忆阻M49和忆阻M50的p极均与运算放大器OP25的正向输入端相连接，运算放大器OP25的反向输入端连接正4.5V电源，运算放大器OP25的上端口连接正5V电源、下端口接地，运算放大器OP25的输出端连接忆阻M59的p极；输入端信号IC接忆阻M51的m极，运算放大器OP23的输出端连接忆阻M52的m极，忆阻M51和忆阻M52的p极相连接作为运算放大器OP26的正向输入端，运算放大器OP26的反向输入端连接正4.5V电源，运算放大器OP26的上端口连接正5V电源、下端口接地，运算放大器OP26的输出端连接忆阻M60的p极；忆阻M59和忆阻M60的m极均与运算放大器OP30的正向输入端相连接，运算放大器OP30的反向输入端连接正0.5V电源，运算放大器OP30的上端口连接正5V电源、下端口接地，运算放大器OP30的输出端为高进位输出端OUTC1。
[0011] 所述一位比较器C0-3包括反相器U5-8、忆阻M61-70和运算放大器OP31-35，输入端信号J通过反相器U7连接忆阻M65的m极，输入端信号K通过反相器U8连接忆阻M68的m极，忆阻M68和忆阻M65的p极均与运算放大器OP33的正向输入端相连接，运算放大器OP33的反向输入端连接正4.5V电源，运算放大器OP33的上端口连接正5V电源、下端口接地，运算放大器OP33的输出端连接忆阻M67的p极；输入端信号J连接忆阻M66的m极，输入端信号K连接忆阻M69的m极，忆阻M69和忆阻M66的p极均与运算放大器OP34的正向输入端相连接，运算放大器OP34的反向输入端连接正4.5V电源，运算放大器OP34的上端口连接正5V电源、下端口接地，运算放大器OP34的输出端连接忆阻M70的p极；忆阻M67和忆阻M70的m极均与运算放大器OP35的正向输入端，运算放大器OP35的反向输入端连接正0.5V电源，运算放大器OP35的上端口连接正5V电源、下端口接地，运算放大器OP35的输出端为J＝K输出端；输入端信号J通过反相器U5连接忆阻M61的m极，输入端信号K连接忆阻M63的m极，忆阻M61和忆阻M63的p极均与运算放大器OP31的正向输入端相连接，运算放大器OP31的反向输入端连接正4.5V电源，运算放大器OP31的上端口连接正5V电源、下端口接地，运算放大器OP31的输出端为JK输出端。
[0012] 所述与门组合电路包括二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III，二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III的输入端均与数值比较电路的输出端相连接，四输入与门结构III的输出端为输出端OUTR；所述或门组合电路包括四输入或门结构I和四输入或门结构II，四输入或门结构I的四个输入端分别与数值比较电路的一个输出端、二输入与门结构II的输出端、三输入与门结构II的输出端和四输入与门结构II的输出端相连接，四输入或门结构I的输出端为输出端OUTA；四输入或门结构II的四个输入端分别与数值比较电路的另一个输出端、二输入与门结构I的输出端、三输入与门结构I的输出端和四输入与门结构I的输出端相连接，四输入或门结构II的输出端为输出端OUTD。
[0013] 所述二输入与门结构I包括忆阻M1、忆阻M2和运算放大器OP1，忆阻M1的m极与数值比较电路的一位比较器C3的J＝K输出端相连接，忆阻M2的m极与数值比较电路的一位比较器C2的J>K输出端相连接，忆阻M1和忆阻M2的p极均与运算放大器OP1的正向输入端相连接，运算放大器OP1的反向输入端连接正4.5V电源，运算放大器OP1的上端口连接正5V电源、下端口接地；所述二输入与门结构II包括忆阻M13、忆阻M14和运算放大器OP7，忆阻M13的m极与一位比较器C3的J＝K输出端相连接，忆阻M14的m极与一位比较器C2的J>K输出端相连接，忆阻M13和忆阻M14的p极均与运算放大器OP7的正向输入端相连接，运算放大器OP7的反向输入端连接正4.5V电源，运算放大器OP1的上端口连接正5V电源、下端口接地；所述三输入与门结构I包括忆阻M3-M6、运算放大器OP2和运算放大器OP3，忆阻M3的m极连接一位比较器C3的J＝K输出端，忆阻M4的m极连接一位比较器C2的J＝K输出端，忆阻M3和忆阻M4的p极均与运算放大器OP2的正向输入端相连接，运算放大器OP2的反向输入端连接正4.5V电源，运算放大器OP2的上端口连接正5V电源、下端口接地，运算放大器OP2的输出端连接忆阻M5的m极，忆阻M6的m极连接数值比较电路的一位比较器C1的JK输出端，忆阻M17和忆阻M18的p极均与运算放大器OP9的正向输入端，运算放大器OP9的反向输入端连接正4.5V电源，运算放大器OP9的上端口连接正5V电源、下端口接地；所述四输入与门结构I包括忆阻M7-M12、运算放大器OP4、运算放大器OP5和运算放大器OP6，忆阻M7的m极连接一位比较器C3的J＝K输出端，忆阻M8的m极连接一位比较器C2的J＝K输出端，忆阻M7和忆阻M8的p极均与运算放大器OP4的正向输入端相连接，运算放大器OP4的反向输入端连接正4.5V电源，运算放大器OP4的上端口连接正5V电源、下端口接地，运算放大器OP4的输出端连接忆阻M9的m极，忆阻M10的m极连接一位比较器C1的J＝K输出端，忆阻M9和忆阻M10的p极均与运算放大器OP5的正向输入端相连接，运算放大器OP5的反向输入端连接正4.5V电源，运算放大器OP5的上端口连接正5V电源、下端口接地，运算放大器OP5的输出端连接忆阻M11的m极，忆阻M12的m极连接数值比较电路的一位比较器C0的JK输出端，忆阻M23和忆阻M24的p极均与运算放大器OP12的正向输入端相连接，运算放大器OP12的反向输入端连接正4.5V电源，运算放大器OP12的上端口连接正5V电源、下端口接地；所述四输入与门结构III包括忆阻M39-M42、忆阻M29、忆阻M30、运算放大器OP20、运算放大器OP21和运算放大器OP15，忆阻M39的m极连接一位比较器C3的J＝K输出端，忆阻M40的m极连接一位比较器C2的J＝K输出端，忆阻M39和忆阻M40的p极均与运算放大器OP20的正向输入端相连接，运算放大器OP20的反向输入端连接正4.5V电源，运算放大器OP20的上端口连接正5V电源、下端口接地，运算放大器OP20的输出端连接忆阻M29的m极；忆阻M41的m极连接一位比较器C1的J＝K输出端，忆阻M42的m极连接一位比较器C0的J＝K输出端，忆阻M41和忆阻M42的p极均与运算放大器OP21的正向输入端相连接，运算放大器OP21的反向输入端连接正4.5V电源，运算放大器OP21的上端口连接正5V电源、下端口接地，运算放大器OP21的输出端连接忆阻M30的m极，忆阻M29和忆阻M30的p极均与运算放大器OP15的正向输入端相连接，运算放大器OP15的反向输入端连接正4.5V电源，运算放大器OP15的上端口连接正5V电源、下端口接地，运算放大器OP15的输出端为输出端OUTR。
[0014] 所述四输入或门结构I包括忆阻M31-M34、忆阻M25、忆阻M26、运算放大器OP16、运算放大器OP17和运算放大器OP13，忆阻M31的p极连接一位比较器C3的J>K输出端，忆阻M32的p极连接运算放大器OP7的输出端，忆阻M31和忆阻M32的m极均与运算放大器OP16的正向输入端相连接，运算放大器OP16的反向输入端连接正0.5V电源，运算放大器OP16的上端口连接正5V电源、下端口接地，运算放大器OP16的输出端连接忆阻M25的p极；忆阻M33的p极连接运算放大器OP9的输出端，忆阻M34的p极连接运算放大器OP12的输出端，忆阻M33和忆阻M34的m极均与运算放大器OP17的正向输入端相连接，运算放大器OP17的反向输入端连接正0.5V电源，运算放大器OP17的上端口连接正5V电源、下端口接地，运算放大器OP17的输出端连接忆阻M26的p极；忆阻M25和忆阻M26的m极均与运算放大器OP13的正向输入端，运算放大器OP13的反向输入端连接正0.5V电源，运算放大器OP13的上端口连接正5V电源、下端口接地，运算放大器OP13的输出端为输出端OUTA；所述四输入或门结构II包括忆阻M35-M38、忆阻M27、忆阻M28、运算放大器OP18、运算放大器OP19和运算放大器OP14，忆阻M35的p极连接一位比较器C3的J
[0015] 本发明的有益效果：与或逻辑门电路设计都采用两个忆阻对接方式，经过运算放大器调整输出电压，并可以经过多次级联实现全加器和比较器等功能，组合出八人表决器电路。与传统的晶体管集成电路相比，在电路尺寸、集成密度、电路功耗等方面拥有很大的优势。
附图说明
[0016] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017] 图1为本发明的结构示意图。
[0018] 图2为本发明的具体电路连接图。
[0019] 图3为本发明图2中全加器的电路图。
[0020] 图4为本发明图2中比较器的电路图。
[0021] 图5为本发明表决结果的仿真结果图，其中，(a)为输入信号为逻辑“1”的数量多于4，(b)为输入信号为逻辑“1”的数量小于4，(c)输入信号为逻辑“1”的数量等于4。
具体实施方式
[0022] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0023] 如图1所示，一种基于忆阻实现的表决器电路，包括票数统计电路、数值比较电路、与门组合电路和或门组合电路，票数统计电路的输入端与输入信号相连接，票数统计电路的输出端与数值比较电路的输入端相连接，数值比较电路的输出端与或门组合电路和与门组合电路的输入端相连接，或门组合电路与与门组合电路相连接，或门组合电路输出两个输出信号，与门组合电路输出一个输出信号。所述输入信号包括输入端I1-I8，输入端I1-I8的变量为逻辑“1”即“5V”时，表示表决者“赞成”；输入端I1-I8的变量为“0”即“0V”时，表示表决者“不赞成”。输入信号票数统计电路的输入端分别与8个信号输入端I1-I8相连接。
[0024] 如图2中的L1区所示，票数统计电路包括一级全加电路、二级全加电路和三级全加电路；所述一级全加电路包括四个一级全加器，四个一级全加器的两个输入端分别与输入信号相连接，四个一级全加器的低进位C端均接地；所述二级全加电路包括四个二级全加器，二级全加器的输入端与一级全加电路输出端相连接；所述三级全加电路包括三个三级全加器，三级全加器的输入端与二级全加器的输出端相连接，三级全加器的输出端与数值比较电路相连接。
[0025] 一级全加器包括全加器F1-F4，二级全加器包括全加器F5-F8，二级全加器包括全加器F9-F11。全加器F1-F4的低进位C端都接地，全加器F1的A和B输入端分别连接输入端I1和I2，全加器F2的A和B输入端分别连接输入端I3和I4，全加器F3的A和B输入端分别连接输入端I5和I6，全加器F4的A和B输入端分别连接输入端I7和I8。全加器F1和全加器F2的S输出端分别连接全加器F6的输入端，即分别连接全加器F6的输入端A和B，全加器F6的低进位C端接地，全加器F6的高进位C1输出端连接全加器F5的低进位C端。全加器F1和全加器F2的高进位C1输出端连接全加器F5的输入端，即分别连接全加器F5的输入端A和B。全加器F3和全加器F4的S输出端连接全加器F8的输入端，即分别连接全加器F8的输入端A和B，全加器F8的低进位C端接地，全加器F8的高进位C1输出端连接全加器F7的低进位C端。全加器F3和全加器F4的高进位C1输出端连接全加器F7的输入端，即分别连接全加器F7的输入端A和B。全加器F6和全加器F8的S输出端分别连接全加器F11的输入端A和B，全加器F11的低进位C端接地，全加器F11的高进位C1输出端连接全加器F10的低进位C端。全加器F5和全加器F7的S输出端分别连接全加器F10的输入端A和B，全加器F10的高进位C1输出端连接全加器F9的低进位C端。全加器F5和全加器F7的高进位C1输出端分别连接全加器F9的输入端A和B。
[0026] 如图3所示，全加器F1-F11均包括反相器U1-4、忆阻M43--60和运算放大器OP22-30。全加器F1-F11的输入端A作为输入端信号IA、输入端B作为输入端信号IB、低进位C端作为输入端信号IC，输入端信号IA通过反相器U1连接忆阻M43的m极，输入端信号IB连接忆阻M44的m极，忆阻M43和忆阻M44的p极相连接作为运算放大器OP22的正向输入端，运算放大器OP22的反向输入端连接正4.5V电源，运算放大器OP22的上端口连接正5V电源、下端口接地。运算放大器OP22的输出端连接忆阻M45的p极。输入端信号IA连接忆阻M47的m极，输入端信号IB通过反相器U2连接忆阻M48的m极，忆阻M47和忆阻M48的p极相连接作为运算放大器OP24的正向输入端，运算放大器OP24的反向输入端连接正4.5V电源，运算放大器OP24的上端口连接正5V电源、下端口接地，运算放大器OP24的输出端连接忆阻M46的p极。忆阻M45和忆阻M46的m极相连接作为运算放大器OP23的正向输入端，运算放大器OP23的反向输入端连接正0.5V电源，运算放大器OP23的上端口连接正5V电源、下端口接地。运算放大器OP23的输出端通过反相器U3连接忆阻M53的m极，输入端信号IC连接忆阻M54的m极，忆阻M53和忆阻M54的p极相连接作为运算放大器OP27的正向输入端，运算放大器OP27的反向输入端连接正4.5V电源，运算放大器OP27的上端口连接正5V电源、下端口接地。运算放大器OP27的输出端连接忆阻M55的p极。运算放大器OP23的输出端连接忆阻M57的m极，输入端信号IC通过反相器U4连接忆阻M58的m极，忆阻M57和忆阻M58的p极相连接作为运算放大器OP29的正向输入端，运算放大器OP29的反向输入端连接正4.5V电源，运算放大器OP29的上端口连接正5V电源、下端口接地。运算放大器OP29的输出端连接忆阻M56的p极。忆阻M55和忆阻M56的m极相连接作为运算放大器OP28的正向输入端，运算放大器OP28的反向输入端连接正0.5V电源，运算放大器OP28的上端口连接正5V电源、下端口接地，运算放大器OP28的输出端为输出端OUTS，作为全加器F1-F11的S输出端。输入端信号IA连接忆阻M50的m极，输入端信号IB连接忆阻M49的m极，忆阻M49和忆阻M50的p极相连接作为运算放大器OP25的正向输入端，运算放大器OP25的反向输入端连接正4.5V电源，运算放大器OP25的上端口连接正5V电源下端口接地。运算放大器OP25的输出端连接忆阻M59的p极。输入端信号IC接忆阻M51的m极，运算放大器OP23的输出端连接忆阻M52的m极，忆阻M51和忆阻M52的p极相连接作为运算放大器OP26的正向输入端，运算放大器OP26的反向输入端连接正4.5V电源，运算放大器OP26的上端口连接正5V电源、下端口接地，运算放大器OP26的输出端连接忆阻M60的p极。忆阻M59和忆阻M60的m极相连接作为运算放大器OP30的正向输入端，运算放大器OP30的反向输入端连接正0.5V电源，运算放大器OP30的上端口连接正5V电源、下端口接地。运算放大器OP30的输出端为高进位OUTC1，作为全加器F1-F11的高进位C1输出端。
[0027] 如图2中的L2区所示，数值比较电路包括一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3，一位比较器C0、一位比较器C1和一位比较器C3的K输入端均接地，一位比较器C2的K输入端与正5V电源VCC相连接，对数值比较器的C3-C0的K输入端赋值为0100。所述一位比较器C0的J输入端与三级全加器的全加器F11的S输出端相连接，一位比较器C1的J输入端与三级全加器的全加器F10的S输出端相连接，一位比较器C2的J输入端与三级全加器的全加器F9的S输出端相连接，一位比较器C4的J输入端与三级全加器的全加器F9的高进位C1输出端相连接，一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3的J>K输出端、J
[0028] 如图4所示，所述数值比较电路中的一位比较器C0-3均包括反相器U5-8、忆阻M61-70和运算放大器OP31-35。一位比较器的输入端信号J通过反相器U7连接忆阻M65的m极，输入端信号K通过反相器U8连接忆阻M68的m极，忆阻M68和忆阻M65的p极相连接作为运算放大器OP33的正向输入端，运算放大器OP33的反向输入端连接正4.5V电源，运算放大器OP33的上端口连接正5V电源、下端口接地，运算放大器OP33的输出端连接忆阻M67的p极。输入端信号J连接忆阻M66的m极，输入端信号K连接忆阻M69的m极，忆阻M69和忆阻M66的p极相连接作为运算放大器OP34的正向输入端，运算放大器OP34的反向输入端连接正4.5V电源，运算放大器OP34的上端口连接正5V电源、下端口接地。运算放大器OP34的输出端连接忆阻M70的p极。忆阻M67和忆阻M70的m极相连接作为运算放大器OP35的正向输入端，运算放大器OP35的反向输入端连接正0.5V电源，运算放大器OP35的上端口连接正5V电源、下端口接地。运算放大器OP35的输出端为J＝K输出端。输入端信号J通过反相器U5连接忆阻M61的m极，输入端信号K连接忆阻M63的m极，忆阻M61和忆阻M63的p极相连接作为运算放大器OP31的正向输入端，运算放大器OP31的反向输入端连接正4.5V电源，运算放大器OP31的上端口连接正5V电源、下端口接地，运算放大器OP31的输出端为JK输出端。票数统计电路输出四位二进制数值，四位数值的比较真值表如表1所示。
[0029] 表1 四位数值的比较真值表
[0030]
[0031] 如图2的L3区所示，所述与门组合电路包括二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III，二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III的输入端均与数值比较电路的输出端相连接，四输入与门结构III的输出端为输出端OUTR。
[0032] 所述二输入与门结构I包括忆阻M1、忆阻M2和运算放大器OP1，忆阻M1的m极连接一位比较器C3的J＝K输出端，忆阻M2的m极连接一位比较器C2的JK输出端，忆阻M13和忆阻M14的p极相连接作为运算放大器OP7的正向输入端，运算放大器OP7的反向输入端连接正4.5V电源，运算放大器OP7的上端口连接正5V电源、下端口接地。三输入与门结构I包括忆阻M3-M6、运算放大器OP2和运算放大器OP3，忆阻M3的m极连接一位比较器C3的J＝K输出端，忆阻M4的m极连接一位比较器C2的J＝K输出端，忆阻M3和忆阻M4的p极相连接作为运算放大器OP2的正向输入端，运算放大器OP2的反向输入端连接正4.5V电源，运算放大器OP2的上端口连接正5V电源、下端口接地，运算放大器OP2的输出端连接忆阻M5的m极，忆阻M6的m极连接一位比较器C1的JK输出端，忆阻M17和忆阻M18的p极相连接作为运算放大器OP9的正向输入端，运算放大器OP9的反向输入端连接正4.5V电源，运算放大器OP9的上端口连接正5V电源、下端口接地。四输入与门结构I包括忆阻M7-M12、运算放大器OP4、运算放大器OP5和运算放大器OP6，忆阻M7的m极连接一位比较器C3的J＝K输出端，忆阻M8的m极连接一位比较器C2的J＝K输出端，忆阻M7和忆阻M8的p极相连接作为运算放大器OP4的正向输入端，运算放大器OP4的反向输入端连接正4.5V电源，运算放大器OP4的上端口连接正5V电源、下端口接地，运算放大器OP4的输出端连接忆阻M9的m极，忆阻M10的m极连接一位比较器C1的J＝K输出端，忆阻M9和忆阻M10的p极相连接作为运算放大器OP5的正向输入端，运算放大器OP5的反向输入端连接正4.5V电源，运算放大器OP5的上端口连接正5V电源、下端口接地，运算放大器OP5的输出端连接忆阻M11的m极，忆阻M12的m极连接一位比较器C0的JK输出端，忆阻M23和忆阻M24的p极相连接作为运算放大器OP12的正向输入端，运算放大器OP12的反向输入端连接正4.5V电源，运算放大器OP12的上端口连接正5V电源、下端口接地。
四输入与门结构II包括忆阻M39-M42、忆阻M29、忆阻M30、运算放大器OP10、运算放大器OP11和运算放大器OP12，忆阻M39的m极连接一位比较器C3的J＝K输出端，忆阻M40的m极连接一位比较器C2的J＝K输出端，忆阻M39、M40的p极相连接作为运算放大器OP20的正向输入端，运算放大器OP20的反向输入端连接正4.5V电源，运算放大器OP20的上端口连接正5V电源、下端口接地，运算放大器OP20的输出端连接忆阻M29的m极。忆阻M41的m极连接一位比较器C1的J＝K输出端，忆阻M42的m极连接一位比较器C0的J＝K输出端，忆阻M41和忆阻M42的p极相连接作为运算放大器OP21的正向输入端，运算放大器OP21的反向输入端连接正4.5V电源，运算放大器OP21的上端口连接正5V电源下端口接地，运算放大器OP21的输出端连接忆阻M30的m极。忆阻M29和忆阻M30的p极相连接作为运算放大器OP15的正向输入端，运算放大器OP15的反向输入端连接正4.5V电源，运算放大器OP15的上端口连接正5V电源、下端口接地。
[0033] 结合表1可知运算放大器OP1的输出可表示为E3L2，运算放大器OP7的输出可表示为E3G2，运算放大器OP3的输出可表示为E3E2L1，运算放大器OP9的输出可表示为E3E2G1，运算放大器OP6的输出可表示为E3E2E1L0，运算放大器OP12的输出可表示为E3E2E1G0，运算放大器OP21的输出可表示为E3E2E1E0。
[0034] 所述或门组合电路包括四输入或门结构I和四输入或门结构II，四输入或门结构I的四个输入端分别与数值比较电路的一个输出端、二输入与门结构II的输出端、三输入与门结构II的输出端和四输入与门结构II的输出端相连接，四输入或门结构I的输出端为输出端OUTA；四输入或门结构II的四个输入端分别与数值比较电路的另一个输出端、二输入与门结构I的输出端、三输入与门结构I的输出端和四输入与门结构I的输出端相连接，四输入或门结构II的输出端为输出端OUTD。如图2的L4区所示，四输入或门结构I包括忆阻M31-M34、忆阻M25、忆阻M26、运算放大器OP16、运算放大器OP17和运算放大器OP13，或门组合电路中忆阻M31的p极连接一位比较器C3的J>K输出端，忆阻M32的p极连接运算放大器OP7的输出端，忆阻M31和忆阻M32的m极相连接作为运算放大器OP16的正向输入端，运算放大器OP16的反向输入端连接正0.5V电源，运算放大器OP16的上端口连接正5V电源、下端口接地，运算放大器OP16的输出端连接忆阻M25的p极。忆阻M33的p极连接运算放大器OP9的输出端，忆阻M34的p极连接运算放大器OP12的输出端，忆阻M33和忆阻M34的m极相连接作为运算放大器OP17的正向输入端，运算放大器OP17的反向输入端连接正0.5V电源，运算放大器OP17的上端口连接正5V电源、下端口接地，运算放大器OP17的输出端连接忆阻M26的p极。忆阻M25和忆阻M26的m极相连接作为运算放大器OP13的正向输入端，运算放大器OP13的反向输入端连接正0.5V电源，运算放大器OP13的上端口连接正5V电源、下端口接地。四输入或门结构II包括忆阻M35-M38、忆阻M27、忆阻M28、运算放大器OP18、运算放大器OP19和运算放大器OP14，忆阻M35的p极连接一位比较器C3的J
[0035] 图5的仿真结果展示了本发明运用SPICE仿真软件的执行结果，当输入信号端I1-I8的输入信号为逻辑“1”即“5V”的数量多于四个时，或门组合电路的输出端OUTA(AREE)为高电平+5V，或门组合电路的输出端OUTD(Disapproval)和与门组合电路的输出端OUTR(Reconsideration)为低电平0V，如图5(a)所示。当输入信号端I1-I8的输入信号为逻辑“1”即“5V”的数量少于四个时，或门组合电路的输出端OUTD(Disapproval)为高电平+5V，或门组合电路的输出端OUTA(AREE)和与门组合电路的输出端OUTR(Reconsideration)为低电平0V，如图5(b)所示。当输入信号端I1-I8的输入信号为逻辑“1”即“5V”的数量等于四个时，与门组合电路的输出端OUTR(Reconsideration)为高电平+5V，或门组合电路的输出端OUTA(AREE)和OUTD(Disapproval)为低电平0V，如图5(c)所示。因此本发明可以实现8人表决的功能。
[0036] 本发明的与或逻辑门电路设计都采用两个忆阻对接方式，经过运算放大器调整输出电压，并可以经过多次级联实现全加器、比较器等功能，组合出八人表决器电路，并运用SPICE仿真软件进行验证。与传统的晶体管集成电路在电路尺寸、集成密度、电路功耗等方面拥有很大的优势。
[0037] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
