3D存储器件及其制造方法

摘要

本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底之上的叠层结构，包括交替堆叠的多个栅极导体和多个层间绝缘层，位于底部的所述栅极导体作为底部选择栅极；贯穿所述叠层结构的多个沟道柱；贯穿所述叠层结构的多个假沟道柱；位于所述多个沟道柱和多个假沟道柱底部的外延层，其中，所述底部选择栅极与位于所述多个沟道柱中的所述外延层邻接，与位于所述多个假沟道柱中的所述外延层不邻接。该3D存储器件中，沟道柱下方相应位置的外延层与底部选择栅极邻接，假沟道柱下方相应位置的外延层与底部选择栅极不邻接，从根本上避免了出现底部选择栅极与外延层连通而导致的电流泄漏的问题，从而提高3D存储器件的良率和可靠性。

权利要求

1.一种3D存储器件，包括：

衬底；

位于所述衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于底部的所述栅极导体作为底部选择栅极,并且与所述衬底之间形成有栅极氧化层；

贯穿所述叠层结构的多个沟道柱；

贯穿所述叠层结构的多个假沟道柱；以及

位于所述多个沟道柱和多个假沟道柱底部的外延层，其中，所述底部选择栅极中具有采用硬掩模形成的沟槽以及在所述沟槽中填充的绝缘层，以使所述底部选择栅极与位于所述多个沟道柱中的所述外延层邻接，与位于所述多个假沟道柱中的所述外延层由所述绝缘层隔开，所述绝缘层的顶部与所述底部选择栅极的顶部表面齐平。

2.根据权利要求1所述的3D存储器件，其中，所述底部选择栅极包括至少一个开口，所述至少一个开口与所述多个假沟道柱的位置对应，所述开口被相应的所述层间绝缘层填充。

3.根据权利要求1所述的3D存储器件，其中，所述叠层结构包括中间区域和与所述中间区域邻接的台阶区域。

4.根据权利要求3所述的3D存储器件，其中，所述沟道柱位于所述叠层结构的所述中间区域，

所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。

5.根据权利要求1所述的3D存储器件，其中，位于所述沟道柱中的所述外延层从所述衬底延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

6.根据权利要求1所述的3D存储器件，还包括：位于所述衬底中的CMOS电路，所述CMOS电路通过导电通道与外部电路之间电连接。

7.一种3D存储器件的制造方法，包括：

在衬底上形成叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于底部的所述栅极导体作为底部选择栅极,并且与所述衬底之间形成有栅极氧化层；

形成贯穿所述叠层结构的多个沟道柱；

形成贯穿所述叠层结构的多个假沟道柱；以及

形成位于所述多个沟道柱和多个假沟道柱底部的外延层，其中，采用硬掩模在所述底部选择栅极中形成沟槽以及在所述沟槽中填充绝缘层，以使所述底部选择栅极与位于所述多个沟道柱中的所述外延层邻接，与位于所述多个假沟道柱中的所述外延层由所述绝缘层隔开，所述绝缘层的顶部与所述底部选择栅极的顶部表面齐平。

8.根据权利要求7所述的制造方法，其中，在衬底上形成叠层结构的步骤包括：依次形成位于所述衬底上方的绝缘层和底部选择栅极牺牲层；

形成贯穿所述底部选择栅极的至少一个开口，所述至少一个开口与所述多个假沟道柱的位置对应；

形成位于所述底部选择栅极上方的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层，所述底部选择栅极牺牲层与所述多个牺牲层被所述层间绝缘层隔离；

将所述多个牺牲层图案化为台阶状；以及

将所述底部选择栅极牺牲层和所述多个牺牲层置换成所述多个栅极导体。

9.根据权利要求8所述的制造方法，其中，

所述沟道柱位于所述叠层结构的中间区域，

所述假沟道柱位于所述叠层结构的中间区域和/或台阶区域。

10.根据权利要求7所述的制造方法，其中，位于所述沟道柱中的所述外延层从所述衬底延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

11.根据权利要求7所述的制造方法，还包括：形成位于所述衬底中的CMOS电路，所述CMOS电路通过导电通道与外部电路之间电连接。

说明书

3D存储器件及其制造方法

技术领域

[0001] 本发明涉及存储器技术领域，更具体地，涉及3D存储器件及其制造方法。

背景技术

[0002] 存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

[0003] 现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

[0004] 在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel Formation,SCF)结构形成具有存储功能的存储单元串。由于沟道孔在叠层结构的各个区域中的分布密度不同，因此对各个区域的蚀刻速率和蚀刻过程中产生的聚合物厚度会出现差异，导致在各个区域内刻蚀形成的沟道孔的宽度和深度不一致，这一现象通常称为蚀刻负载效应(Etch loading effect)。例如，在一些3D存储器件中，边缘区域的沟道孔分布密度小于中间区域的沟道孔分布密度，导致边缘区域的沟道孔的宽度大于中间区域的沟道孔宽度，不利于外延层的生长；此外，由于边缘区域中的富氢或氮逸气难以完全清理干净，同样会阻碍边缘区域中的外延层的生长，容易导致边缘区域的外延层出现高度不足、缺陷过大等现象。在栅极导体置换牺牲层时，具有缺陷的外延层会导致底部选择栅极(Bottom Select Gate,BSG)出现电流泄漏等性能问题。

[0005] 期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

[0006] 鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，沟道柱下方相应位置的外延层与底部选择栅极邻接，假沟道柱下方相应位置的外延层与底部选择栅极不邻接，从避免底部选择栅极与外延层之间发生电流泄露的问题。

[0007] 根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于底部的所述栅极导体作为底部选择栅极；贯穿所述叠层结构的多个沟道柱；贯穿所述叠层结构的多个假沟道柱；以及位于所述多个沟道柱和多个假沟道柱底部的外延层，其中，所述底部选择栅极与位于所述多个沟道柱中的所述外延层邻接，与位于所述多个假沟道柱中的所述外延层不邻接。

[0008] 优选地，所述底部选择栅极包括至少一个开口，所述至少一个开口与所述多个假沟道柱的位置对应，所述开口被相应的所述层间绝缘层填充。

[0009] 优选地，所述叠层结构包括中间区域和与所述中间区域邻接的台阶区域。

[0010] 优选地，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。

[0011] 优选地，位于所述沟道柱中的所述外延层从所述衬底延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

[0012] 优选地，还包括：位于所述衬底中的CMOS电路，所述CMOS电路通过导电通道与外部电路之间电连接。

[0013] 根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于底部的所述栅极导体作为底部选择栅极；形成贯穿所述叠层结构的多个沟道柱；形成贯穿所述叠层结构的多个假沟道柱；以及形成位于所述多个沟道柱和多个假沟道柱底部的外延层，其中，所述底部选择栅极与位于所述多个沟道柱中的所述外延层邻接，与位于所述多个假沟道柱中的所述外延层不邻接。

[0014] 优选地，在衬底上形成叠层结构的步骤包括：依次形成位于所述衬底上方的绝缘层和底部选择栅极牺牲层；形成贯穿所述底部选择栅极的至少一个开口，所述至少一个开口与所述多个假沟道柱的位置对应；形成位于所述底部选择栅极上方的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层，所述底部选择栅极牺牲层与所述多个牺牲层被所述层间绝缘层隔离；将所述多个牺牲层图案化为台阶状；以及将所述底部选择栅极牺牲层和所述多个牺牲层置换成所述多个栅极导体。

[0015] 优选地，所述沟道柱位于所述叠层结构的中间区域，所述假沟道柱位于所述叠层结构的中间区域和/或台阶区域。

[0016] 优选地，位于所述沟道柱中的所述外延层从所述衬底延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

[0017] 优选地，还包括：形成位于所述衬底中的CMOS电路，所述CMOS电路通过导电通道与外部电路之间电连接。

[0018] 本发明提供的3D存储器件及其制造方法，在底部选择栅极牺牲层形成过程中，去除了位于假沟道柱相应位置的底部选择栅极牺牲层，从而在3D存储器件中，沟道柱下方相应位置的外延层与底部选择栅极邻接，假沟道柱下方相应位置的外延层与底部选择栅极不邻接。在底部选择栅极牺牲层置换成栅极导体的过程中，从根本上避免了出现栅极导体与外延层连通而导致的电流泄漏的问题，从而提高3D存储器件的良率和可靠性。

附图说明

[0019] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0020] 图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

[0021] 图2示出根据本发明实施例的3D存储器件的透视图。

[0022] 图3a至3k示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

[0023] 以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

[0024] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

[0025] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

[0026] 在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

[0027] 在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel Formation,SCF)结构形成具有存储功能的存储单元串。在堆叠结构中形成沟道孔之后，由于蚀刻负载效应(Etch loading effect)，会导致边缘的聚合物层加厚。此外，由于边缘隔离区中的富氢或氮逸气难以完全清理干净，会阻碍隔离区中的外延层的生长，从而导致边缘隔离区的外延层会出现生长不全的问题，导致在栅极导体置换牺牲层时，栅极导体与外延层连通，从而出现底部选择栅极(Bottom Selective Gate,BSG)与外延层连通而导致的电流泄漏的问题。

[0028] 本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。

[0029] 本发明可以各种形式呈现，以下将描述其中一些示例。

[0030] 图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

[0031] 如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

[0032] 如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

[0033] 在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

[0034] 在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

[0035] 在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

[0036] 在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

[0037] 在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

[0038] 图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

[0039] 在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

[0040] 在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

[0041] 沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

[0042] 第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

[0043] 存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

[0044] 第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

[0045] 图3a至3k示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

[0046] 该方法开始于已经在半导体衬底101上形成底部选择栅极氧化层153(BSG Gate OX)和底部选择栅极牺牲层154(BSG SIN)的半导体结构，如图3a所示。

[0047] 底部选择栅极氧化层153例如为氧化硅，厚度例如为180埃，底部选择栅极牺牲层154例如为氮化硅，厚度例如为390埃。形成底部选择栅极氧化层153和底部选择栅极牺牲层
154的方法例如为原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，优选的采用等离子体化学气相沉积。

[0048] 进一步地，在底部选择栅极牺牲层154上形成掩模，包括图案化的光致抗蚀剂掩模156和硬掩模155，如图3b所示。

[0049] 光致抗蚀剂掩模156可被选择性地清除并具有足以防止凹陷的厚度，光致抗蚀剂掩模156例如为镨(Pr)，硬掩模155例如为氮氧化硅(SiON)或氧化硅。利用光致抗蚀剂掩模156的图案蚀刻硬掩模155，使硬掩模155在相应位置具有开口。优选地，在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模156。

[0050] 进一步地，利用硬掩模155在底部选择栅极氧化层153和底部选择栅极牺牲层154上蚀刻出沟槽，如图3c所示。

[0051] 在该实施例中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在底部选择栅极氧化层153内部或衬底101的表面附近停止。

[0052] 进一步地，去除硬掩模155，在沟槽中形成绝缘层151，如图3d所示。去除硬掩模155的方法例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，通过控制蚀刻时间，使得蚀刻在底部选择栅极牺牲层154表面附近停止。形成氧化物的方法例如为原子层沉积或化学气相沉积。

[0053] 进一步地，对半导体结构进行平坦化处理，使半导体结构表面平坦化，如图3e所示。例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)法。优选地，在化学机械抛光之后，还包括利用各向同性蚀刻工艺去除残留的阻挡层165的步骤，使得半导体结构表面平坦化。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

[0054] 进一步地，在半导体结构上形成绝缘叠层结构，如图3f所示。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

[0055] 如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3g中将多个牺牲层152之间的层间绝缘层
151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

[0056] 进一步地，在半导体结构与绝缘叠层结构中形成多个沟道孔119，如图3g所示。

[0057] 在该实施例中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面下方附近停止。

[0058] 进一步地，在沟道孔119内形成外延层116，如图3h所示。

[0059] 外延层116例如为硅选择性外延生长层(Silicon epitaxial growth,SEG)。在该实施例中，位于绝缘叠层结构的用于形成假沟道柱的沟道孔中的外延层116与底部选择栅极牺牲层154不邻接，位于绝缘叠层结构的用于形成沟道柱的沟道孔中的外延层116与底部选择栅极牺牲层154邻接。

[0060] 进一步地，在半导体结构与绝缘叠层结构的中间区域(core region)中，形成贯穿绝缘叠层结构的沟道柱110，和假沟道柱140，如图3i所示。在优选的实施例中，假沟道柱140还可以位于绝缘叠层结构的台阶区域(stair-step region)中。

[0061] 在该实施例中，沟道柱110下方相应位置的外延层116与底部选择栅极牺牲层154邻接，假沟道柱140下方相应位置的外延层116与底部选择栅极牺牲层154不邻接。

[0062] 沟道柱110的下部包括外延层116。进一步地，沟道柱110包括从其上部延伸至外延层116的沟道层111。如图所示，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或外延层116上的阻挡介质层114。沟道柱110的下端与半导体衬底
101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。

[0063] 假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱140没有形成有效的存储单元。

[0064] 在该实施例中，沟道柱110还包括作为芯部的绝缘层115，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层115。

[0065] 进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图2)，采用多个层间绝缘层151作为蚀刻停止层，经由栅线缝隙161通过蚀刻去除牺牲层152和底部选择栅极牺牲层154以形成空腔，以及采用金属层填充空腔以形成栅极导体122，其中，多个栅极导体122和多个层间绝缘层151交替堆叠，从而多个沟道柱110贯穿栅叠层结构，如图3j所示。

[0066] 在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

[0067] 在该实施例中，栅线缝隙161将栅极导体122分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

[0068] 在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152和底部选择栅极牺牲层154从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

[0069] 在绝缘叠层结构中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的牺牲层152和底部选择栅极牺牲层154的端部暴露于栅线缝隙161的开口中，因此，牺牲层152和底部选择栅极牺牲层154接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层152和底部选择栅极牺牲层154。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层151去除牺牲层152和底部选择栅极牺牲层154。

[0070] 在形成栅极导体122时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。

[0071] 在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

[0072] 在该实施例中，牺牲层152和底部选择栅极牺牲层154置换为栅极导体120之后，从而沟道柱110下方侧壁相应位置的外延层116与底部选择栅极邻接，假沟道柱140下方侧壁相应位置的外延层116与底部选择栅极不邻接。

[0073] 进一步地，在第一阵列结构的衬底半导体衬底101中例如包括用于驱动选择晶体管和存储晶体管的CMOS电路。采用导电通道提供CMOS电路与外部电路之间的电连接，如图3k所示。多个导电通道例如位于叠层结构的中间区域，位于叠层结构的台阶区域，或位于衬底上的介质层。该3D存储器件中的多个导电通道分别包括作为芯部的导电柱131和作为隔离层的绝缘层134，所述绝缘层134用于将导电柱131与周围的导电材料彼此隔开。所述多个导电通道例如包括导电通道SL1、HV1。导电通道SL1和HV1分别与P+掺杂区104和N+掺杂区
106相接触，从而提供公共源线和高压N阱与外部电路之间的电连接。在该实施例中，导电通道与底部选择栅极不邻接。

[0074] 在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

[0075] 以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。