半导体装置的形成方法

摘要

在一实施例中，一方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；形成与栅极堆叠相邻的源极/漏极区；将栅极堆叠凹陷以在这些栅极间隙壁之间形成第一凹口；在第一凹口中的栅极堆叠上方沉积介电层；在第一凹口中的介电层和栅极堆叠上方形成第一金属掩模；回蚀刻介电层和栅极间隙壁以在第一金属掩模下方形成介电掩模；在第一金属掩模上方和相邻栅极堆叠沉积导电材料；以及平坦化导电材料以形成接点电性连接至源极/漏极区，接点的顶表面与介电掩模的顶表面齐平。

权利要求

1.一种半导体装置的形成方法，包括:

在一半导体鳍上形成一栅极堆叠，该栅极堆叠具有多个栅极间隙壁沿该栅极堆叠的相对侧延伸；

形成与该栅极堆叠相邻的一源极/漏极区；

将该栅极堆叠凹陷以在所述多个栅极间隙壁之间形成一第一凹口；

在该第一凹口中的该栅极堆叠上方沉积一介电层；

在该第一凹口中的该介电层和该栅极堆叠上方形成一第一金属掩模；

回蚀刻该介电层和所述多个栅极间隙壁以在该第一金属掩模下方形成一介电掩模；

在该第一金属掩模上方和相邻该栅极堆叠的该源极/漏极区上方沉积一导电材料；以及平坦化该导电材料以形成一接点电性连接至该源极/漏极区，该接点的顶表面与该介电掩模的顶表面齐平。

2.如权利要求1所述的半导体装置的形成方法，其中形成该第一金属掩模的步骤包括:在该第一凹口中的该介电层上方形成一第一金属层；以及平坦化该第一金属层直到该第一金属掩模余留在该第一凹口中，该第一金属掩模的顶表面与该介电层的顶表面齐平。

3.如权利要求1所述的半导体装置的形成方法，其中该介电层和该第一金属层对于一相同的平坦化工艺具有大于100的平坦化选择性；以及该介电层和该第一金属层对于一相同的蚀刻工艺具有大于100的蚀刻选择性。

4.如权利要求1所述的半导体装置的形成方法，还包括沉积一层间介电质，该层间介电质沿所述多个栅极间隙壁的侧边延伸。

5.如权利要求4所述的半导体装置的形成方法，其中在回蚀刻该介电层之后，该层间介电质的顶表面设置于该介电掩模的顶表面上方。

6.如权利要求4所述的半导体装置的形成方法，其中在形成该第一金属掩模之后，该层间介电质的顶表面设置于该第一金属掩模的顶表面下方。

7.如权利要求4所述的半导体装置的形成方法，其中回蚀刻该介电层和所述多个栅极间隙壁的步骤形成一第二凹口沿该第一金属掩模延伸。

8.如权利要求7所述的半导体装置的形成方法，还包括：在该第二凹口中的该介电层上方以及该第一金属掩模上方形成一第二金属层；以及平坦化该第二金属层直到该第二金属层的顶表面和该层间介电质的顶表面齐平，其中余留在该第二凹口中的该第一金属掩模和该第二金属层形成一第二金属掩模。

9.如权利要求8所述的半导体装置的形成方法，其中平坦化该导电材料的步骤包括平坦化该导电材料直到移除该第二金属掩模。

10.如权利要求8所述的半导体装置的形成方法，其中该层间介电质和该第二金属层对于一相同的平坦化工艺具有大于100的平坦化选择性。

11.一种半导体装置的形成方法，包括:

在一半导体鳍上形成一栅极堆叠，该栅极堆叠具有多个栅极间隙壁沿该栅极堆叠的相对侧延伸；

沿所述多个栅极间隙壁的侧边沉积一层间介电质；

将该栅极堆叠凹陷以在所述多个栅极间隙壁之间形成一第一凹口；

在该第一凹口的一第一部分中的该栅极堆叠上方沉积一介电层；

在该第一凹口的一第二部分中的该介电层上方沉积一第一金属层；

平坦化该第一金属层直到一第一金属掩模余留在该第一凹口中，该第一金属掩模的顶表面与该介电层的顶表面齐平；

回蚀刻该介电层直到一介电掩模余留在该栅极堆叠上方和该第一金属掩模下方；

蚀刻出一第一开口通过该层间介电质；

以一导电材料填充该第一开口；以及

平坦化该导电材料直到该介电掩模的顶表面与该导电材料的顶表面齐平。

12.如权利要求11所述的半导体装置的形成方法，其中回蚀刻该介电层的步骤将所述多个栅极间隙壁和该介电层凹陷以形成一第二凹口围绕该第一金属掩模。

13.如权利要求12所述的半导体装置的形成方法，还包括：在该第一金属掩模和该介电掩模上方沉积一第二金属层；以及平坦化该第二金属层直到一第二金属掩模余留在该第二凹口中，该第二金属掩模的顶表面与该层间介电质的顶表面齐平。

14.如权利要求13所述的半导体装置的形成方法，其中该第一金属层和该介电层对于平坦化该第一金属层的工艺具有大于100的平坦化选择性；该第二金属层和该层间介电质对于平坦化该第二金属层的工艺具有大于100的平坦化选择性；以及该层间介电质和该第二金属掩模对于蚀刻出该第一开口通过该层间介电质的工艺具有大于100的蚀刻选择性。

15.如权利要求11所述的半导体装置的形成方法，其中该第一金属层包含钨。

16.如权利要求11所述的半导体装置的形成方法，其中所述多个栅极间隙壁与该介电层包含相同的介电材料。

17.一种半导体装置的形成方法，包括：

在一半导体鳍上形成一栅极堆叠，该栅极堆叠具有多个栅极间隙壁沿该栅极堆叠的相对侧延伸；

形成与该栅极堆叠相邻的一源极/漏极区；

沿所述多个栅极间隙壁的侧边和该源极/漏极区上沉积一层间介电质；

将该栅极堆叠凹陷以在所述多个栅极间隙壁之间形成一凹口；

在该凹口的一第一部分中的该栅极堆叠上方沉积一介电层；

在该凹口的一第二部分中的该介电层上方沉积一第一金属层；

平坦化该第一金属层直到一第一金属掩模余留在该凹口中，该第一金属掩模的顶表面与该介电层的顶表面齐平；

回蚀刻该介电层和所述多个栅极间隙壁以在该第一金属掩模下方形成一介电掩模；

在该介电掩模和该第一金属掩模上方沉积一第二金属层；

平坦化该第二金属层直到一第二金属掩模余留在该介电掩模和所述多个栅极间隙壁上方；

移除该层间介电质的一部分以暴露出该源极/漏极区；

在该第二金属掩模上方和相邻该栅极堆叠的该源极/漏极区上方沉积导电材料；以及平坦化该导电材料，使得该导电材料的顶表面与该介电掩模的顶表面齐平。

18.如权利要求17所述的半导体装置的形成方法，其中该介电层为平坦化该第一金属层期间的平坦化停止层。

19.如权利要求17所述的半导体装置的形成方法，其中该层间介电质为平坦化该第二金属层期间的平坦化停止层。

20.如权利要求17所述的半导体装置的形成方法，其中该介电掩模为平坦化该导电材料期间的平坦化停止层。

说明书

半导体装置的形成方法

技术领域

[0001] 本公开实施例涉及半导体技术，且具体涉及具有鳍式场效晶体管(Fin Field-Effect Transistor，FinFET)的半导体装置的形成方法。

背景技术

[0002] 半导体装置使用于各种电子应用中，举例来说，例如个人电脑、手机、数码相机以及其他电子设备。半导体装置的制造一般通过在半导体基底上依序地沉积绝缘层或介电层、导电层和半导体层的材料，并使用光刻工艺将各种材料层图案化，以形成电路组件和元件于其上。

[0003] 半导体工业通过持续降低最小部件(feature)的尺寸，持续改善各种电子组件(例如晶体管、二极管、电阻、电容等等)的集成密度，使得更多的组件集成于既定面积中。然而，当降低最小部件的尺寸，出现了应解决的附加问题。

发明内容

[0004] 在一些实施例中，提供一种半导体装置的形成方法，此方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；形成与栅极堆叠相邻的源极/漏极区；将栅极堆叠凹陷以在这些栅极间隙壁之间形成第一凹口；在第一凹口中的栅极堆叠上方沉积介电层；在第一凹口中的介电层和栅极堆叠上方形成第一金属掩模；回蚀刻介电层和栅极间隙壁以在第一金属掩模下方形成介电掩模；在第一金属掩模上方和相邻栅极堆叠沉积导电材料；以及平坦化导电材料以形成接点电性连接至源极/漏极区，接点的顶表面与介电掩模的顶表面齐平。

[0005] 在一些其他实施例中，提供一种半导体装置的形成方法，此方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；沿栅极间隙壁的侧边沉积层间介电质；将栅极堆叠凹陷以在这些栅极间隙壁之间形成第一凹口；在第一凹口的第一部分中的栅极堆叠上方沉积介电层；在第一凹口的第二部分中的介电层上方沉积第一金属层；平坦化第一金属层直到第一金属掩模余留在第一凹口中，第一金属掩模的顶表面与介电层的顶表面齐平；回蚀刻介电层直到介电掩模余留在栅极堆叠上方和第一金属掩模下方；蚀刻出第一开口通过层间介电质；以导电材料填充第一开口；以及平坦化导电材料直到介电掩模的顶表面与导电材料的顶表面齐平。

[0006] 在另外一些实施例中，提供一种半导体装置的形成方法，此方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；沿栅极间隙壁的侧边沉积层间介电质；将栅极堆叠凹陷以在这些栅极间隙壁之间形成凹口；在凹口的第一部分中的栅极堆叠上方沉积介电层；在凹口的第二部分中的介电层上方沉积第一金属层；平坦化第一金属层直到第一金属掩模余留在凹口中，第一金属掩模的顶表面与介电层的顶表面齐平；回蚀刻介电层和栅极间隙壁以在第一金属掩模下方形成介电掩模；在介电掩模和第一金属掩模上方沉积第二金属层；平坦化第二金属层直到第二金属掩模余留在介电掩模和栅极间隙壁上方；在第二金属掩模上方和相邻栅极堆叠沉积导电材料；以及平坦化导电材料，使得导电材料的顶表面与介电掩模的顶表面齐平。

附图说明

[0007] 根据以下的详细说明并配合所附附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

[0008] 图1显示依据一些实施例的鳍式场效晶体管(FinFET)的范例的三维视图。

[0009] 图2-图26B为依据一些实施例的制造鳍式场效晶体管装置的中间阶段的剖面示意图。

[0010] 附图标记说明：

[0011] 50 基底

[0012] 50B、50C 区域

[0013] 52、58 鳍

[0014] 54 绝缘材料

[0015] 56 隔离区

[0016] 60 虚设介电层

[0017] 62 虚设栅极层

[0018] 64 掩模层

[0019] 72 虚设栅极

[0020] 74 掩模

[0021] 80 栅极密封间隙壁

[0022] 81 轻掺杂源极/漏极区

[0023] 82 源极/漏极区

[0024] 86 栅极间隙壁

[0025] 88、122 层间介电质

[0026] 90、100、108、116 凹口

[0027] 92 栅极介电层

[0028] 94 栅极电极

[0029] 102 介电掩模层

[0030] 104、112 金属掩模层

[0031] 106、114 金属掩模

[0032] 110 介电掩模

[0033] 118 导电材料

[0034] 120、124、126 接点

具体实施方式

[0035] 要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供之主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

[0036] 再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。

[0037] 依据各种实施例，栅极堆叠形成于半导体鳍上，且形成用于栅极堆叠的间隙壁。包含金属层和介电层的双层膜形成于栅极堆叠和间隙壁上方。在后续的工艺中将金属层和介电层图案化，且在后续的工艺中将图案化层用作蚀刻停止层和平坦化停止层。因此，栅极堆叠和间隙壁的高度可通过单一蚀刻步骤定义，且可避免在后续实施蚀刻和平坦化步骤中的栅极堆叠和间隙壁的高度损失。

[0038] 图1显示依据一些实施例的鳍式场效晶体管(FinFET)的范例的三维视图。鳍式场效晶体管包括在基底50上的鳍58。隔离区56形成于基底50上，且鳍58突出于相邻的隔离区56之上及相邻的隔离区56之间。栅极介电层92沿鳍58的侧壁和顶表面延伸，且栅极电极94在栅极介电层92上方。源极/漏极区82(有时也被称为外延源极/漏极区)设置于鳍58中的栅极介电层92和栅极电极94的相对侧上。图1更显示后面图中使用的参考剖面。剖面A-A横跨鳍式场效晶体管的沟道区、栅极介电层92和栅极电极94。剖面B-B垂直于剖面A-A并沿鳍58的纵轴延伸，且举例来说，在源极/漏极区82之间的电流方向。剖面C-C平行于剖面A-A并横跨鳍式场效晶体管的源极/漏极。为了清楚起见，后续附图参考这些参考剖面。

[0039] 此处讨论的一些实施例在上下文中讨论使用栅极后制(gate-last)工艺形成的鳍式场效晶体管。在一些其他实施例中，可使用栅极先制(gate-first)工艺。再者，一些实施例考虑了用于平面装置的方面，例如平面晶体管。

[0040] 图2-图26B为依据一些实施例的制造鳍式场效晶体管装置的中间阶段的剖面示意图。图2-图6显示图1所示的参考剖面A-A，除了图2-图6显示具有多个鳍的鳍式场效晶体管。在图7A-图26B中，以「A」结尾的附图名称显示沿图1所示的参考剖面A-A，以「B」结尾的附图名称显示沿图1所示的相似的参考剖面B-B，除了图7A-图26B图显示具有多个鳍的鳍式场效晶体管。图10C和图10D显示沿图1所示的参考剖面C/D-C/D，除了图10C和图10D显示具有多个鳍的鳍式场效晶体管。

[0041] 在图2中，提供基底50以形成晶片。基底50可为半导体基底，例如块状(bulk)半导体、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底或类似基底，基底50可被掺杂(例如p型或n型掺杂物)或未掺杂。基底50可为晶片，例如硅晶片。一般来说，绝缘层上覆半导体基底包含形成于绝缘层上的半导体材料层。举例来说，绝缘层可为埋置氧化物(buried oxide，BOX)层、氧化硅层或类似材料。在基底上提供绝缘层，一般为硅基底或玻璃基底。也可使用例如多层基底或梯度(gradient)基底的其他基底。在一些实施例中，基底50的半导体材料可包含硅、锗、包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体、包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体或前述的组合。

[0042] 基底50包含区域50B和区域50C。区域50B可用以形成n型装置，例如N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)场效晶体管，例如n型鳍式场效晶体管。区域50C可用以形成p型装置，例如P型金属氧化物半导体(p-type MOS，PMOS)场效晶体管，例如p型鳍式场效晶体管。区域50B可与区域50C(例如通过所示的分隔器)物理地隔开，且可在区域50B与区域50C之间设置任何数目的装置部件(例如其他主动装置、掺杂区、隔离结构等)。在一些实施例中，区域50B和区域50C皆用以形成相同类型的装置，例如此两个区域皆为n型装置或p型装置。

[0043] 在图3中，鳍52形成于基底50中。鳍52为半导体条带(strip)。在一些实施例中，可通过在基底50中蚀刻沟槽而在基底50中形成鳍52。此蚀刻可为任何合适的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutral beam etch，NBE)、类似工艺或前述的组合。此蚀刻可为各向异性。

[0044] 在图4中，绝缘材料54形成于基底50上方以及相邻的鳍52之间。绝缘材料54可为氧化物，例如氧化硅、氮化物、类似物或前述的组合，且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、流动式化学气相沉积(flowable CVD，FCVD)(在远端等离子体系统中沉积以化学气相沉积为基础的材料，之后固化将其转变为另一材料，例如氧化物)、类似工艺或前述的组合形成。可使用通过任何合适的工艺形成的其他绝缘材料。在显示的实施例中，绝缘材料54为通过流动式化学气相沉积工艺形成的氧化硅。当形成了绝缘材料之后，可实施退火工艺。在一实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍52。

[0045] 在图5中，将平坦化工艺应用至绝缘材料54。在一些实施例中，平坦化工艺包含化学机械研磨(chemical mechanical polish，CMP)、回蚀刻工艺、前述的组合或类似工艺。平坦化工艺暴露出鳍52。在完成平坦化工艺之后，鳍52的顶表面和绝缘材料54的顶表面齐平。

[0046] 在图6中，将绝缘材料54凹陷，以形成浅沟槽隔离(Shallow Trench Isolation，STI)区56。绝缘材料54凹陷使得在区域50B和区域50C中的鳍58从相邻的浅沟槽隔离区56之间突出。再者，浅沟槽隔离区56的顶表面可具有如图所示的平坦表面、凸面、凹面(例如凹陷)或前述的组合。浅沟槽隔离区56的顶表面可通过合适的蚀刻形成平坦表面、凸面及/或凹面。浅沟槽隔离区56可使用合适的蚀刻工艺凹陷，例如对绝缘材料54的材料有选择性的蚀刻工艺。举例来说，使用 蚀刻的化学氧化物移除或可使用Applied Materials SICONI工具或稀释氢氟酸(dilute hydrofluoric，DHF)。

[0047] 本领域技术人员可以理解图2-图6描述的工艺仅为如何形成鳍58的一个范例。在一些实施例中，可在基底50的顶表面上方形成介电层；可蚀刻出通过介电层的沟槽；可在沟槽中外延成长同质外延结构；以及将介电层凹陷使得同质外延结构从介电层突出以形成鳍。在一些实施例中，异质外延结构可用于鳍52。举例来说，可将鳍52凹陷，且可在凹陷的地方外延成长不同于鳍52的材料。在另一实施例中，可在基底50的顶表面上方形成介电层；可蚀刻出通过介电层的沟槽；可使用不同于基底50的材料在沟槽中外延成长异质外延结构；以及将介电层凹陷使得异质外延结构从介电层突出以形成鳍58。在外延成长同质外延结构或异质外延结构的一些实施例中，成长材料可在成长期间原位(in situ)掺杂，其可省去之前和后续的注入，但是也可一起使用同位掺杂和注入掺杂。再者，在N型金属氧化物半导体区域中外延成长不同于P型金属氧化物半导体区域中的材料可为有利的。在各种实施例中，鳍58可由硅锗(SixGe1-x，其中x可在0与1之间)、碳化硅、纯锗或大致纯锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似材料形成。举例来说，用以形成第III-V族化合物半导体的可用材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及类似材料，但不限于此。

[0048] 请参照图6，合适的阱区(未显示)可形成于鳍58、鳍52及/或基底50上。在一些实施例中，P型阱可形成于区域50B中，而N型阱可形成于区域50C中。在一些实施例中，P型阱或N型阱可皆形成于区域50B和区域50C中。

[0049] 在有着不同阱区类型的实施例中，可使用光致抗蚀剂或其他掩模(未显示)达成用于区域50B和区域50C的不同掺杂步骤。举例来说，光致抗蚀剂可形成于区域50B的鳍58和浅沟槽隔离区56上方。将光致抗蚀剂图案化以暴露出基底50的区域50C(例如P型金属氧化物半导体区域)。光致抗蚀剂可通过使用旋涂技术形成，并通过使用合适的光刻技术图案化。当图案化光致抗蚀剂之后，在区域50C中实施n型杂质注入，且光致抗蚀剂可作为掩模以大致避免n型杂质注入区域50B(例如N型金属氧化物半导体区域)中。n型杂质可为磷、砷或类似物在此区域注入等于或小于1018cm-3的浓度，例如在约1017cm-3与约1018cm-3之间。在注入之后，例如通过合适的灰化工艺移除光致抗蚀剂。

[0050] 在区域50C的注入之后，光致抗蚀剂形成于区域50C的鳍58和浅沟槽隔离区56上方。将光致抗蚀剂图案化以暴露出基底50的区域50B(例如N型金属氧化物半导体区域)。光致抗蚀剂可通过使用旋涂技术形成，并通过使用合适的光刻技术图案化。当图案化光致抗蚀剂之后，在区域50B中实施p型杂质注入，且光致抗蚀剂可作为掩模以大致避免p型杂质注入区域50C(例如P型金属氧化物半导体区域)中。p型杂质可为硼、BF2或类似物在此区域注入等于或小于1018cm-3的浓度，例如在约1017cm-3与约1018cm-3之间。在注入之后，例如通过合适的灰化工艺移除光致抗蚀剂。

[0051] 在区域50B和区域50C的注入之后，实施退火以活化注入的p型及/或n型杂质。在一些实施例中，外延鳍的成长材料可在成长期间原位掺杂，其可省去注入，但是也可一起使用同位掺杂和注入掺杂。

[0052] 图7A-图26B图显示制造实施例的装置的各种额外步骤。图7A-图26B显示区域50B或区域50C中的部件。举例来说，图7A-图26B所示的结构可应用于区域50B和区域50C。区域50B和区域50C的结构中(如果有)的差异描述于对照每一附图的文字。

[0053] 在图7A和图7B中，虚设(dummy)介电层60形成于鳍58上。举例来说，虚设介电层60可为氧化硅、氮化硅、前述的组合或类似材料，且可依据合适技术沉积或热成长虚设介电层60。虚设栅极层62形成于虚设介电层60上方，且掩模层64形成于虚设栅极层62上方。虚设栅极层62可沉积于虚设介电层60上方，接着例如通过化学机械研磨平坦化。虚设栅极层62可为导电材料，且可选自包含多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-crystalline silicon-germanium，poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。在一实施例中，沉积非晶硅并将非晶硅再结晶形成多晶硅。可通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀沉积或本公开所属技术领域中已知且用于沉积导电材料的其他技术沉积虚设栅极层62。虚设栅极层62可由具有在蚀刻隔离区时的高蚀刻选择性的其他材料制成。掩模层64可沉积于虚设栅极层62上方。举例来说，掩模层64可包含SiN、SiON或类似材料。在此范例中，单一的虚设栅极层62和单一的掩模层64形成横跨区域50B和区域50C。在一些实施例中，多个分开的虚设栅极层可形成于区域50B和区域50C中，且多个分开的掩模层可形成于区域50B和区域50C中。

[0054] 在图8A和图8B中，可通过使用合适的光刻和蚀刻技术将掩模层64图案化，以形成掩模74。可接着通过使用合适的蚀刻技术将掩模74的图案转移至虚设栅极层62和虚设介电层60，以形成虚设栅极72。虚设栅极72覆盖鳍58各自的沟道区。掩模74的图案可用于将每一虚设栅极72与相邻的虚设栅极隔开。虚设栅极72也可具有长度方向大致垂直于个别外延鳍的长度方向。

[0055] 在图8A和图8B中，栅极密封间隙壁80可形成于虚设栅极72、掩模74及/或鳍58暴露的表面上。热氧化或沉积，接着各向异性蚀刻可形成栅极密封间隙壁80。

[0056] 在形成栅极密封间隙壁80之后，可实施用于形成轻掺杂源极/漏极(lightly doped source/drain，LDD)区81的注入。在有着不同装置类型的实施例中，相似于上述图6讨论的注入，掩模(例如光致抗蚀剂)可形成于区域50B上方，同时暴露出区域50C，且可将合适类型(例如n型或p型)的杂质注入区域50C中暴露的鳍58。接着，可移除掩模。之后，掩模(例如光致抗蚀剂)可形成于区域50C上方，同时暴露出区域50B，且可将合适类型的杂质注入区域50B中暴露的鳍58。接着，可移除掩模。n型杂质可为之前讨论的任何n型杂质，p型杂质可为之前讨论的任何p型杂质。轻掺杂源极/漏极区81可具有从约1015cm-3至约1016cm-3的杂质浓度。可使用退火来活化注入的杂质。

[0057] 在图9A和图9B中，栅极间隙壁86沿虚设栅极72和掩模74的侧壁形成于栅极密封间隙壁80上。栅极间隙壁86可通过顺应性沉积材料接着各向异性蚀刻此材料而形成。栅极间隙壁86的材料可为氮化硅、SiCN、前述的组合或类似材料。此蚀刻可对栅极间隙壁86的材料有选择性，使得在形成栅极间隙壁86期间，不蚀刻源极/漏极区82。

[0058] 在图10A和图10B中，源极/漏极区82形成于鳍58中。源极/漏极区82形成于鳍58中，使得每一虚设栅极72设置于各自相邻的每一对源极/漏极区82之间。在一些实施例中，源极/漏极区82可延伸通过轻掺杂源极/漏极区81及/或进入鳍52中。在一些实施例中，使用栅极间隙壁86将源极/漏极区82与虚设栅极72以合适的横向距离隔开，因此源极/漏极区82不会使后续形成的最终的鳍式场效晶体管的栅极短路。

[0059] 在区域50B(例如N型金属氧化物半导体区域)中的源极/漏极区82可通过将区域50C(例如P型金属氧化物半导体区域)遮蔽，接着蚀刻区域50B中鳍58的源极/漏极区以形成鳍58中的凹口，接着在凹口中外延成长区域50B中的源极/漏极区82而形成。源极/漏极区82可包含任何合适的材料，例如适用于n型鳍式场效晶体管的材料。举例来说，假如鳍58为硅，区域50B中的源极/漏极区82可包含硅、SiC、SiCP、SiP或类似材料。区域50B中的源极/漏极区82可具有从鳍58各自表面凸起的表面，且可具有多面(facets)。

[0060] 在区域50C(例如P型金属氧化物半导体区域)中的源极/漏极区82可通过将区域50B(例如N型金属氧化物半导体区域)遮蔽，接着蚀刻区域50C中鳍58的源极/漏极区以形成鳍58中的凹口，接着在凹口中外延成长区域50C中的源极/漏极区82而形成。源极/漏极区82可包含任何合适的材料，例如适用于p型鳍式场效晶体管的材料。举例来说，假如鳍58为硅，区域50C中的源极/漏极区82可包含SiGe、SiGeB、Ge、GeSn或类似材料。区域50C中的源极/漏极区82可具有从鳍58各自表面凸起的表面，且可具有多面。

[0061] 可以掺杂物注入源极/漏极区82及/或鳍58以形成源极/漏极区，相似于上述用于形成轻掺杂源极/漏极区81的工艺，接着进行退火。源极/漏极区82可具有在约1019cm-3与约1021cm-3之间的杂质浓度。用于源极/漏极区的n型杂质及/或p型杂质可为前面讨论的任何杂质。在一些实施例中，源极/漏极区82可在成长期间原位掺杂。

[0062] 由于使用外延工艺在区域50B和区域50C中形成源极/漏极区82，因此源极/漏极区82的上表面具有多面横向向外扩张超过鳍58的侧壁。在一些实施例中，这些平面导致相同的鳍式场效晶体管的相邻的源极/漏极区82合并，如图10C所示。在一些其他实施例中，在完成外延工艺之后，相邻的源极/漏极区82保持分开，如图10D所示。

[0063] 在图11A和图11B中，层间介电质(inter-layer dielectric，ILD)88沉积于图10A和图10B所示的结构上方。层间介电质88可由介电材料或半导体材料形成，且可通过任何合适的方法沉积，例如化学气相沉积、等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)或流动式化学气相沉积。介电材料可包含磷硅玻璃(Phospho-Silicate Glass，PSG)、硼硅玻璃(Boro-Silicate，BSG)、掺杂硼的磷硅玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂硅玻璃(undoped Silicate Glass，USG)或类似物。半导体材料可包含非晶硅、硅锗(SixGe1-x，其中x可在0与1之间)、纯锗或类似材料。可使用任何合适的工艺形成其他绝缘材料或半导体材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer，CESL)(未显示)设置于层间介电质88与源极/漏极区82、掩模74及栅极间隙壁86之间。

[0064] 在图12A和图12B中，实施平坦化工艺(例如化学机械研磨)使层间介电质88的顶表面与虚设栅极72的顶表面齐平。此平坦化工艺也可移除虚设栅极72上的掩模74以及沿掩模74的侧壁延伸的栅极密封间隙壁80和栅极间隙壁86的部分。在平坦化工艺之后，虚设栅极
72、栅极密封间隙壁80、栅极间隙壁86和层间介电质88的顶表面齐平。因此，虚设栅极72的顶表面通过层间介电质88露出。

[0065] 在图13A和图13B中，在蚀刻步骤中移除虚设栅极72以及暴露出的虚设栅极72正下方的虚设介电层60，因此形成凹口90。在一些实施例中，通过各向异性干蚀刻工艺移除虚设栅极72。举例来说，蚀刻工艺可包含使用选择性蚀刻虚设栅极72而不蚀刻层间介电质88或栅极间隙壁86的反应气体的干蚀刻工艺。每一凹口90暴露出个别鳍58的沟道区。每一沟道区设置于相邻每一对源极/漏极区82之间。在移除期间，虚设介电层60可用作当蚀刻虚设栅极72时的蚀刻停止层。在移除虚设栅极72之后，可接着移除虚设介电层60。

[0066] 在图14A和图14B中，形成用作取代栅极的栅极介电层92和栅极电极94。栅极介电层92顺应性地沉积于凹口90中，例如在鳍58的顶表面和侧壁上以及在栅极密封间隙壁80/栅极间隙壁86的侧壁上。栅极介电层92也可形成于层间介电质88的顶表面上。依据一些实施例，栅极介电层92包括氧化硅、氮化硅或前述的多层。在一些实施例中，栅极介电层92为高介电常数(high-k)介电材料，且在这些实施例中，栅极介电层92可具有大于约7.0的高介电常数值，且可包含金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐和前述的组合。在栅极介电层92为高介电常数材料的实施例中，界面层(未显示)可形成于鳍58上，且栅极介电层92可形成于界面层上。界面层可由例如SiO2-形成，且可通过例如在凹口90中氧化鳍58而形成。栅极介电层92的形成方法可包含分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积(atomic layer deposition，ALD)、等离子体增强化学气相沉积或类似技术。

[0067] 栅极电极94各自沉积于栅极介电层92上方，且填充凹口90的余留部分。栅极电极94可为含金属材料，例如TiN、TaN、TaC、Co、Ru、Al、前述的组合或前述的多层。举例来说，虽然显示单一的栅极电极94，可在凹口90中沉积任何数量的功函数调整层。在填充栅极电极
94之后，可实施平坦化工艺(例如化学机械研磨)来移除栅极介电层92以及栅极电极94的材料的多余部分，上述多余部分在层间介电质88的顶表面上方。因此，栅极电极94和栅极介电层92的材料的余留部分形成最终的鳍式场效晶体管的取代栅极。栅极电极94和栅极介电层
92在此处可被统称为「栅极」或「栅极堆叠」。栅极和栅极堆叠可沿鳍58的沟道区的侧壁延伸。

[0068] 在区域50B和区域50C中的栅极介电层92的形成可同时发生，使得每一区域中的栅极介电层92由相同材料形成，且栅极电极94的形成可同时发生，使得每一区域中的栅极电极94由相同材料形成。在一些实施例中，每一区域中的栅极介电层92可通过不同的工艺形成，使得栅极介电层92可为不同材料，且每一区域中的栅极电极94可通过不同工艺形成，使得栅极电极94可为不同材料。当使用不同的工艺时，可使用各种掩模来遮蔽并暴露出合适的区域。

[0069] 在图15A和图15B中，在蚀刻步骤中将栅极介电层92和栅极电极94凹陷，因此形成凹口100。此蚀刻步骤可包含各向异性干蚀刻。举例来说，蚀刻工艺可包含使用选择性蚀刻栅极介电层92和栅极电极94而不蚀刻层间介电质88、栅极间隙壁86或栅极密封间隙壁80的反应气体的干蚀刻工艺。每一凹口90暴露出个别鳍58的沟道区。

[0070] 在图16A和图16B中，介电掩模层102形成于凹口100中并沿层间介电质88延伸。介电掩模层102沿凹口100的侧边(例如沿栅极密封间隙壁80)以及沿栅极介电层92和栅极电极94的顶部延伸。介电掩模层102在后续自对准接触蚀刻步骤期间为栅极间隙壁86提供保护，以确保自对准接触不会将其中一个栅极电极94短路到对应的源极/漏极区82。介电掩模层102可由SiN、SiON、SiO2、类似物或前述的组合形成，且可通过化学气相沉积、物理气相沉积、原子层沉积、旋涂介电质工艺、类似技术或前述的组合形成。在一实施例中，介电掩模层102可由相同于栅极间隙壁86的材料形成。介电掩模层102形成至约20nm至约40nm的厚度。
特别来说，形成介电掩模层102使得介电掩模层102仅部分地填充凹口100。

[0071] 在图17A和图17B中，金属掩模层104形成于介电掩模层102上方。金属掩模层104填充凹口100的余留部分，且可过填充(overfill)凹口100使得金属掩模层104沿层间介电质88的顶表面延伸。金属掩模层104可由铜、铜合金、银、金、钨、铝、镍、钴、类似材料或前述的组合形成，且可通过沉积工艺(例如电化学电镀、物理气相沉积、化学气相沉积、原子层沉积、类似技术或前述的组合)形成。

[0072] 因为介电掩模层102和金属掩模层104为不同类型的材料(例如介电质与金属)，介电掩模层102和金属掩模层104对于相同的平坦化工艺以及相同的蚀刻工艺具有高选择性。特别来说，金属掩模层104和介电掩模层102对于使用相同参数(例如相同的化学机械研磨浆和向下压力)的平坦化工艺具有不同的移除速率，且对于使用相同的蚀刻参数(例如相同的蚀刻剂和温度)的蚀刻工艺也具有不同的移除速率。在一实施例中，金属掩模层104和介电掩模层102的平坦化选择性和蚀刻选择性(例如移除速率的比值)可大于或等于约100。

[0073] 在图18A和图18B中，实施平坦化工艺(例如化学机械研磨)来移除金属掩模层104的多余部分，此多余部分在介电掩模层102的顶表面上方。在平坦化工艺之后，余留在凹口100中的金属掩模层104形成金属掩模106。金属掩模106的顶表面与介电掩模层102的顶表面齐平。

[0074] 由于金属掩模层104和介电掩模层102的高平坦化选择性，因此介电掩模层102作为平坦化停止层，其中当平坦化工艺碰触到介电掩模层102时，平坦化工艺的移除速率停止或大致降低。因为介电掩模层102在栅极堆叠上方，因此平坦化工艺不实施于栅极堆叠，且栅极堆叠在平坦化工艺之前的高度大致等于栅极堆叠在平坦化工艺之后的高度。

[0075] 在图19A和图19B中，实施蚀刻工艺以回蚀刻介电掩模层102。蚀刻工艺对介电掩模层102和栅极间隙壁86的介电材料有选择性。举例来说，蚀刻工艺可包含使用等离子体从蚀刻气体形成反应性物质。在一些实施例中，等离子体可为远端等离子体。蚀刻气体可包含氟碳化学物，例如C4F6/CF4/C5F和NF3/O2/N2/Ar/H3/H2、类似物或前述的组合。蚀刻工艺移除层间介电质88上方的介电掩模层102的部分，且也可将栅极间隙壁86、栅极密封间隙壁80、介电掩模层102的垂直部分凹陷，进而形成沿金属掩模106延伸的凹口108。在凹口108的底部的介电掩模层102的余留部分在栅极堆叠上方形成介电掩模110。因为金属掩模106可部分或完全覆盖栅极堆叠，蚀刻工艺的移除速率可在栅极堆叠附近停止或大致降低。因此，金属掩模106可在蚀刻工艺期间保护栅极堆叠，使得栅极堆叠在蚀刻工艺之前的高度大致等于栅极堆叠在蚀刻工艺之后的高度。

[0076] 在图20A和图20B中，金属掩模层112形成于凹口108中。金属掩模层112填充凹口108，且可过填充凹口108使得金属掩模层112沿层间介电质88的顶表面和金属掩模106上方延伸。金属掩模层112可由选自与金属掩模层104相同候选材料的材料形成，且可使用选自与用于形成金属掩模层104相同群组候选方法的方法形成。金属掩模层104和112可由相同材料形成，或可包含不同材料。在一实施例中，金属掩模层104和112包含钴且通过使用原子层沉积形成。

[0077] 因为层间介电质88和金属掩模层112为不同类型的材料(例如介电质与金属)，层间介电质88和金属掩模层112对于相同的平坦化工艺以及相同的蚀刻工艺具有高选择性。特别来说，金属掩模层112和层间介电质88对于使用相同参数(例如相同的化学机械研磨浆和向下压力)的平坦化工艺具有不同的移除速率，且对于使用相同的蚀刻参数(例如相同的蚀刻剂和温度)的蚀刻工艺也具有不同的移除速率。在一实施例中，金属掩模层112和层间介电质88的平坦化选择性和蚀刻选择性(例如移除速率的比值)可大于或等于约100。

[0078] 在图21A和图21B中，实施平坦化工艺来移除金属掩模层112的多余部分，此多余部分在层间介电质88的顶表面上方。在平坦化工艺之后，余留在栅极密封间隙壁80、栅极间隙壁86、栅极介电层92和栅极电极94上方的金属掩模层112和金属掩模106进而形成金属掩模114。金属掩模114的顶表面与层间介电质88的顶表面齐平。

[0079] 由于金属掩模层112和层间介电质88的高平坦化选择性，因此层间介电质88作为平坦化停止层，其中当平坦化工艺碰触到层间介电质88时，平坦化工艺的移除速率停止或大致降低。因为介电掩模110在栅极堆叠上方，因此平坦化工艺不实施于栅极堆叠，且栅极堆叠在平坦化工艺之前的高度大致等于栅极堆叠在平坦化工艺之后的高度。

[0080] 金属掩模114形成于介电掩模110、栅极间隙壁86和栅极密封间隙壁80上方。因此，金属掩模114和介电掩模110在后续蚀刻或平坦化工艺期间保护栅极堆叠，使得后续蚀刻或平坦化工艺不降低栅极堆叠或间隙壁的高度。依据一些实施例，用以回蚀刻介电掩模层102的蚀刻工艺可定义栅极堆叠和间隙壁的高度，且没有后续工艺可降低高度。因为使用单一工艺定义栅极堆叠和间隙壁的高度(而非多个平坦化工艺和蚀刻工艺)，可开启栅极高度损失窗(gate height loss window)，并降低栅极高度损失。当装置尺寸持续微缩化，避免栅极高度损失可能变得重要，且可帮助改善最终装置的移动性。

[0081] 在图22A和图22B中，实施蚀刻工艺来移除层间介电质88的一部分，以形成凹口116。凹口116暴露出源极/漏极区82，之后取代接点形成于暴露出的源极/漏极区82上。此蚀刻对层间介电质88的材料有选择性，且不移除栅极间隙壁86。举例来说，蚀刻工艺可包含使用等离子体从蚀刻气体形成反应性物质。在一些实施例中，等离子体可为远端等离子体。蚀刻气体可包含氟碳化学物，例如C4F6/CF4/C5F和NF3/O2/N2/Ar/H3/H2、类似物或前述的组合。
光致抗蚀剂(未显示)可形成于基底50上方，且被图案化以暴露出将被取代接点取代的层间介电质88的部分。蚀刻工艺移除层间介电质88的暴露部分。金属掩模114在蚀刻工艺期间保护栅极堆叠，使得栅极堆叠在蚀刻工艺之前的高度大致等于栅极堆叠在蚀刻工艺之后的高度。

[0082] 在图23A和图23B中，导电材料118形成于凹口116中。在一些实施例中，在形成导电材料118中，衬垫(未显示)可形成于凹口116中。衬垫可包含钛、氮化钛、钽、氮化钽或类似材料。导电材料118形成于衬垫上方。导电材料118可由选自与金属掩模层104相同候选材料的材料形成，且可使用选自与用于形成金属掩模层104相同群组候选方法的方法形成。导电材料118和金属掩模层104可由相同材料形成，或可包含不同材料。多余的导电材料118也可形成于栅极堆叠上方(例如介电掩模110和金属掩模114上方)。

[0083] 因为层间介电质88和介电掩模110为与导电材料118和金属掩模114不同类型的材料(例如介电质与金属)，层间介电质88/介电掩模110以及导电材料118/金属掩模114对于相同的平坦化工艺以及相同的蚀刻工艺具有高选择性。特别来说，导电材料118/金属掩模114以及层间介电质88/介电掩模110对于使用相同参数(例如相同的化学机械研磨浆和向下压力)的平坦化工艺具有不同的移除速率，且对于使用相同的蚀刻参数(例如相同的蚀刻剂和温度)的蚀刻工艺也具有不同的移除速率。在一实施例中，导电材料118/金属掩模114以及层间介电质88/介电掩模110的平坦化选择性和蚀刻选择性(例如移除速率的比值)可大于或等于约100。

[0084] 在图24A和图24B中，实施平坦化工艺来移除导电材料118的多余部分，此多余部分在栅极堆叠上方(例如介电掩模110和金属掩模114上方)。可持续平坦化工艺直到移除金属掩模114。在凹口116中的导电材料118的余留部分形成接点120，接点120物理及电性耦接至源极/漏极区82。在平坦化工艺之后，介电掩模110、栅极间隙壁86、栅极密封间隙壁80和接点120的顶表面齐平。

[0085] 由于导电材料118和金属掩模114相对于层间介电质88和介电掩模110的高平坦化选择性，因此层间介电质88和介电掩模110作为平坦化停止层，其中当平坦化工艺碰触到层间介电质88和介电掩模110时，平坦化工艺的移除速率停止或大致降低。因为介电掩模110在栅极堆叠上方，因此平坦化工艺不实施于栅极堆叠，且栅极堆叠在平坦化工艺之前的高度大致等于栅极堆叠在平坦化工艺之后的高度。

[0086] 在图25A和图25B中，层间介电质122形成于栅极堆叠、接点120、栅极间隙壁86、栅极密封间隙壁80和介电掩模110上方。在一实施例中，层间介电质122为通过流动式化学气相沉积方法形成的可流动膜。在一些实施例中，层间介电质122由介电材料(例如磷硅玻璃、硼硅玻璃、掺杂硼的磷硅玻璃、未掺杂硅玻璃或类似物)形成，且可通过任何合适的的方法(例如化学气相沉积和等离子体增强化学气相沉积)沉积。

[0087] 在图26A和图26B中，接点124和126形成通过层间介电质122和介电掩模110。用于接点124的开口形成通过层间介电质122，用于接点126的开口形成通过层间介电质122和介电掩模110。开口可通过使用合适的光刻和蚀刻技术形成。衬垫(例如扩散阻挡层、粘着层或类似物)和导电材料形成于开口中。衬垫可包含钛、氮化钛、钽、氮化钽或类似材料。导电材料可为铜、铜合金、银、金、钨、铝、镍或类似材料。可实施平坦化工艺(例如化学机械研磨)来从层间介电质122的表面移除多余材料。余留的衬垫和导电材料在开口中形成接点124和126。可实施退火工艺以在源极/漏极区82与接点124之间的界面形成硅化物。接点124物理及电性耦接至接点120，且接点126物理及电性耦接至栅极电极94。接点124和126可在不同工艺中形成，或可在相同工艺中形成。虽然附图显示接点124和126在相同剖面中形成，可以理解的是，每一个接点124和126可在不同剖面中形成，其可避免接点124和126的短路。

[0088] 本公开实施例可达成许多优点。在各种加工步骤中形成用于平坦化和蚀刻停止层的介电层和金属层可帮助避免在用于形成接点120的平坦化工艺中的栅极高度损失。特别来说，当形成金属掩模114时，层间介电质88用作平坦化停止层，当移除层间介电质88时，金属掩模114用作蚀刻掩模，且当形成接点120时，介电掩模110用作平坦化停止层。因此，可在形成介电掩模110期间定义出栅极堆叠和间隙壁的高度。因此，可避免在后续加工步骤中栅极高度损失，进而增加最终装置的移动性。

[0089] 在一实施例中，一方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；形成与栅极堆叠相邻的源极/漏极区；将栅极堆叠凹陷以在这些栅极间隙壁之间形成第一凹口；在第一凹口中的栅极堆叠上方沉积介电层；在第一凹口中的介电层和栅极堆叠上方形成第一金属掩模；回蚀刻介电层和栅极间隙壁以在第一金属掩模下方形成介电掩模；在第一金属掩模上方和相邻栅极堆叠沉积导电材料；以及平坦化导电材料以形成接点电性连接至源极/漏极区，接点的顶表面与介电掩模的顶表面齐平。

[0090] 在一些实施例中，形成第一金属掩模的步骤包含:在第一凹口中的介电层上方形成第一金属层；以及平坦化第一金属层直到第一金属掩模余留在第一凹口中，第一金属掩模的顶表面与介电层的顶表面齐平。在一些实施例中，介电层和第一金属层对于相同的平坦化工艺具有大于100的平坦化选择性；以及介电层和第一金属层对于相同的蚀刻工艺具有大于100的蚀刻选择性。在一些实施例中，此方法还包括沉积层间介电质，层间介电质沿栅极间隙壁的侧边延伸。在一些实施例中，在回蚀刻介电层之后，层间介电质的顶表面设置于介电掩模的顶表面上方。在一些实施例中，在形成第一金属掩模之后，层间介电质的顶表面设置于第一金属掩模的顶表面下方。在一些实施例中，回蚀刻介电层和栅极间隙壁的步骤形成第二凹口沿第一金属掩模延伸。在一些实施例中，此方法还包括在第二凹口中的介电层上方以及第一金属掩模上方形成第二金属层；以及平坦化第二金属层直到第二金属层的顶表面和层间介电质的顶表面齐平，其中余留在第二凹口中的第一金属掩模和第二金属层形成第二金属掩模。在一些实施例中，平坦化导电材料的步骤包含平坦化导电材料直到移除第二金属掩模。在一些实施例中，层间介电质和第二金属层对于相同的平坦化工艺具有大于100的平坦化选择性。

[0091] 在一实施例中，一方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；沿栅极间隙壁的侧边沉积层间介电质；将栅极堆叠凹陷以在这些栅极间隙壁之间形成第一凹口；在第一凹口的第一部分中的栅极堆叠上方沉积介电层；在第一凹口的第二部分中的介电层上方沉积第一金属层；平坦化第一金属层直到第一金属掩模余留在第一凹口中，第一金属掩模的顶表面与介电层的顶表面齐平；回蚀刻介电层直到介电掩模余留在栅极堆叠上方和第一金属掩模下方；蚀刻出第一开口通过层间介电质；以导电材料填充第一开口；以及平坦化导电材料直到介电掩模的顶表面与导电材料的顶表面齐平。

[0092] 在一些实施例中，回蚀刻介电层的步骤将栅极间隙壁和介电层凹陷以形成第二凹口围绕第一金属掩模。在一些实施例中，此方法还包括在第一金属掩模和介电掩模上方沉积第二金属层；以平坦化第二金属层直到第二金属掩模余留在第二凹口中，第二金属掩模的顶表面与层间介电质的顶表面齐平。在一些实施例中，第一金属层和介电层对于平坦化第一金属层的工艺具有大于100的平坦化选择性；第二金属层和层间介电质对于平坦化第二金属层的工艺具有大于100的平坦化选择性；以及层间介电质和第二金属掩模对于蚀刻出第一开口通过层间介电质的工艺具有大于100的蚀刻选择性。在一些实施例中，第一金属层包含钨。在一些实施例中，栅极间隙壁与介电层包含相同的介电材料。

[0093] 在一实施例中，一方法包含在半导体鳍上形成栅极堆叠，栅极堆叠具有多个栅极间隙壁沿栅极堆叠的相对侧延伸；沿栅极间隙壁的侧边沉积层间介电质；将栅极堆叠凹陷以在这些栅极间隙壁之间形成凹口；在凹口的第一部分中的栅极堆叠上方沉积介电层；在凹口的第二部分中的介电层上方沉积第一金属层；平坦化第一金属层直到第一金属掩模余留在凹口中，第一金属掩模的顶表面与介电层的顶表面齐平；回蚀刻介电层和栅极间隙壁以在第一金属掩模下方形成介电掩模；在介电掩模和第一金属掩模上方沉积第二金属层；平坦化第二金属层直到第二金属掩模余留在介电掩模和栅极间隙壁上方；在第二金属掩模上方和相邻栅极堆叠沉积导电材料；以及平坦化导电材料，使得导电材料的顶表面与介电掩模的顶表面齐平。

[0094] 在一些实施例中，介电层为平坦化第一金属层期间的平坦化停止层。在一些实施例中，层间介电质为平坦化第二金属层期间的平坦化停止层。在一些实施例中，介电掩模为平坦化导电材料期间的平坦化停止层。

[0095] 前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本公开实施例。本领域技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。