一种半导体器件

摘要

一种半导体器件，包括至少一个元胞，且任意一个元胞的结构包括：N型基底；在N型基底的一侧包含至少一个第一槽单元和至少一个第二槽单元；在N型基底的另一侧包含至少一个P型半导体区，P型半导体区称为阳极区；至少一个N型载流子势垒区；至少一个P型电场屏蔽区。本发明的目的在于提出一种半导体器件，该半导体器件具有新型的元胞结构，以获得：大的安全工作区；抗短路能力；消除寄生晶闸管的作用；低栅‑集电极电荷(QGC)以获得最大的抗dv/dt能力；增加发射极侧电导调制，以获得较大的电流密度和极低的导通压降；较小的关断损耗；较低的工艺复杂性。

权利要求

1.一种半导体器件，其特征在于：包括至少一个元胞，且任意一个元胞的结构包括：N型基底；

在所述N型基底的一侧包含至少一个第一槽单元和至少一个第二槽单元；

在所述N型基底的另一侧包含至少一个P型半导体区，所述P型半导体区称为阳极区；

至少一个N型载流子势垒区，所述N型载流子势垒区的掺杂浓度高于所述N型基底的掺杂浓度；

至少一个P型电场屏蔽区；

在所述第一槽单元的底部设有所述N型载流子势垒区，在所述第二槽单元的底部设有所述P型电场屏蔽区，所述N型载流子势垒区设有与所述第一槽单元的底部直接接触的面，还设有与所述第二槽单元的侧壁直接接触的面，所述P型电场屏蔽区设有与所述第二槽单元的底部直接接触的面；

在所述第一槽单元内设有栅极区，所述栅极区与半导体材料之间有第一介质相隔离，在所述第二槽单元内设有阴极区，所述阴极区与半导体材料之间设有第二介质相隔离；

所述半导体器件至少包括一个第一电极和一个第二电极；

所述P型半导体区设有与所述第一电极直接接触的面；

所述阴极区与所述第二电极相连接；

至少一个所述栅极区与所述第二电极之间设有第三介质相隔离，所述栅极区称为半导体器件的第三电极。

2.根据权利要求1所述的一种半导体器件，其特征在于：所述第一槽单元的宽度可以等于所述第二槽单元的宽度，所述第一槽单元也可以不等于第二槽单元的宽度；所述第一槽单元的深度小于等于所述第二槽单元的深度。

3.根据权利要求1所述的一种半导体器件，其特征在于：在所述N型基底的一侧设有至少一个浮空P型半导体区，所述浮空P型半导体区与所述第二电极之间设有第四介质相隔离。

4.根据权利要求1所述的一种半导体器件，其特征在于：所述P型半导体区与所述N型基底之间设有一个第一N型半导体区，所述N型半导体区称为电场截止区。

5.根据权利要求1所述的一种半导体器件，其特征在于：所述N型基底通过一个第二N型半导体区与所述第一电极相连接。

6.根据权利要求1所述的一种半导体器件，其特征在于：所述元胞包括两个或两个以上的所述第一槽单元，其中至少有一个第一栅极或第二栅极与所述第二电极相连接。

7.根据权利要求1所述的一种半导体器件，其特征在于：所述元胞包括两个或两个以上的第二槽单元，其中至少有两个所述P型电场屏蔽区相接触。

8.根据权利要求1所述的一种半导体器件，其特征在于：所述半导体器件是一个MOS控制的双极型晶体管，在所述第一槽单元和所述第二槽单元之间设有一个P型源体区；

所述P型源体区在紧贴所述第一槽单元的一侧至少有一个N型电子源区；

至少有部分所述P型源体区与部分所述N型电子源区与所述第二电极相连接；

所述第一槽单元、所述N型载流子势垒区、P型源体区以及所述N型电子源区构成MOS结构。

9.根据权利要求8所述的一种半导体器件，其特征在于：所述半导体器件是一个MOS控制的晶闸管。

10.根据权利要求8所述的一种半导体器件，其特征在于：所述半导体器件是一个二极管。

11.根据权利要求8所述的一种半导体器件，其特征在于：所述半导体器件是一个肖克莱二极管。

12.根据权利要求8所述的一种半导体器件，其特征在于：所述半导体器件是一个门极可关断晶闸管。

13.根据权利要求1-12任意一项所述的一种半导体器件，其特征在于：N型和P型可相互交换。

说明书

一种半导体器件

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

[0002] 众所周知，绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由绝缘栅场效应管(MOS)和双极性晶体管(BJT)组成的复合全控型电压驱动式功率半导体器件，兼有输入阻抗高、驱动功率小、驱动电路简单、开关速度快和导通压降低等多方面的优点，在家用电器、轨道交通、智能电网、航空航天、电动汽车与新能源装备等领域都有极其广泛的应用，是电能变换与传输的核心器件。

[0003] 作为电力电子技术的核心器件，IGBT不仅要工作在额定状态，而且也要承受电力系统中经常出现的极端条件，例如过电压、过电流以及高的电压电流变化率(dv/dt，di/dt)。因此，对于电路系统而言，IGBT的稳定性和可靠性就显得尤为重要。

[0004] IGBT失效的原因多种多样，其中的主因是超出安全工作区(Safe Operating Area，简称SOA)。其失效机理大体上可归结为以下几个方面：1)寄生晶闸管闩锁(Latch-up)引起的失效；2)高电压大电流下器件自热引起的超过最大结温而导致的失效；3)由于栅-集电极电容(CGC)的存在，在高dv/dt条件下栅极失控，或者栅电位过高使得氧化层击穿而导致的失效；4)由于回路寄生电感的存在，在高di/dt条件下器件实际承受的电压超过其最大电压耐量而导致的失效。

[0005] 故有必要提供一种新的器件结构，降低乃至彻底避免上述因素对可靠性的影响。

发明内容

[0006] 本发明的目的在于解决上述问题提出一种半导体器件，其具有新型的元胞结构，以获得：(1)大的安全工作区；(2)抗短路能力；(3)消除寄生晶闸管的作用；(4)低栅-集电极电荷(QGC)以获得最大的抗dv/dt能力；(5)增加发射极侧电导调制，以获得较大的电流密度和极低的导通压降；(6)较小的关断损耗；(7)较低的工艺复杂性。

[0007] 为了达到此目的，本发明采用以下技术方案：

[0008] 一种半导体器件，包括至少一个元胞，且任意一个元胞的结构包括：

[0009] N型基底；

[0010] 在所述N型基底的一侧包含至少一个第一槽单元和至少一个第二槽单元；

[0011] 在所述N型基底的另一侧包含至少一个P型半导体区，所述P型半导体区称为阳极区；

[0012] 至少一个N型载流子势垒区，所述N型载流子势垒区的掺杂浓度高于所述N型基底的掺杂浓度；

[0013] 至少一个P型电场屏蔽区；

[0014] 所述N型载流子势垒区有与所述第一槽单元直接接触的面，所述N型载流子势垒区还设有与所述第二槽单元直接接触的面，所述P型电场屏蔽区设有与所述第二槽单元直接接触的面；

[0015] 在所述第一槽单元内设有栅极区，所述栅极区与半导体材料之间有第一介质相隔离，在所述第二槽单元内设有阴极区，所述阴极区与半导体材料之间设有第二介质相隔离；

[0016] 所述半导体器件至少包括一个第一电极和一个第二电极；

[0017] 所述P型半导体区设有与所述第一电极直接接触的面；

[0018] 所述阴极区与所述第二电极相连接；

[0019] 至少设有一个所述栅极区与所述第二电极之间有第三介质相隔离，所述栅极区称为半导体器件的第三电极。

[0020] 更优的，所述第一槽单元的宽度可以等于所述第二槽单元的宽度，所述第一槽单元也可以不等于第二槽单元的宽度；所述第一槽单元的深度小于等于所述第二槽单元的深度。

[0021] 更优的，在所述N型基底的一侧设有至少一个浮空P型半导体区，所述浮空P型半导体区与所述第二电极之间设有第四介质相隔离。

[0022] 更优的，所述P型半导体区与所述N型基底之间设有一个第一N型半导体区，所述N型半导体区称为电场截止区。

[0023] 更优的，所述N型基底通过一个第二N型半导体区与所述第一电极相连接。

[0024] 更优的，所述元胞包括两个或两个以上的所述第一槽单元，其中至少有一个第一栅极或第二栅极与所述第二电极相连接。

[0025] 更优的，所述元胞包括两个或两个以上的第二槽单元，其中至少有两个所述P型电场屏蔽区相接触。

[0026] 更优的，所述半导体器件是一个MOS控制的双极型晶体管，在所述第一槽单元和所述第二槽单元之间设有一个P型源体区；

[0027] 所述P型源体区在紧贴所述第一槽单元的一侧至少有一个N型电子源区；

[0028] 至少有部分所述P型源体区与部分所述N型电子源区与所述第二电极相连接；

[0029] 所述第一槽单元、所述N型载流子势垒区、P型源体区以及所述N型电子源区构成MOS结构。

[0030] 更优的，所述半导体器件是一个MOS控制的晶闸管。

[0031] 更优的，所述半导体器件是一个二极管。

[0032] 更优的，所述半导体器件是一个肖克莱二极管。

[0033] 更优的，所述半导体器件是一个门极可关断晶闸管。

[0034] 更优的，N型和P型可相互交换。

[0035] 本发明的目的在于提出一种半导体器件，该半导体器件具有新型的元胞结构，以获得：(1)大的安全工作区；(2)抗短路能力；(3)消除寄生晶闸管的作用；(4)低栅-集电极电荷(QGC)以获得最大的抗dv/dt能力；(5)增加发射极侧电导调制，以获得较大的电流密度和极低的导通压降；(6)较小的关断损耗；(7)较低的工艺复杂性。

附图说明

[0036] 图1为本发明的一个实施例的示意图；

[0037] 图2为本发明的一个实施例的示意图；

[0038] 图3为本发明的一个实施例的示意图；

[0039] 图4为本发明的一个实施例的示意图；

[0040] 图5为本发明的一个实施例的示意图；

[0041] 图6为本发明的一个实施例的示意图；

[0042] 图7为本发明的一个实施例的示意图；

[0043] 图8为本发明的一个实施例的示意图；

[0044] 图9为本发明的一个实施例的示意图；

[0045] 图10为本发明的一个实施例的示意图；

[0046] 图11为本发明的一个实施例的示意图；

[0047] 图12为本发明的一个实施例的示意图；

[0048] 图13为本发明的一个实施例的示意图；

[0049] 图14为本发明的一个实施例的示意图；

[0050] 图15为本发明的一个实施例的示意图；

[0051] 图16为本发明的一个实施例的示意图；

[0052] 图17为本发明的一个实施例的示意图；

[0053] 其中：N型基底001；P型半导体区002；第一N型半导体区003；第二N型半导体区004；N型载流子势垒区010；栅极区011；第一介质012；第三介质015；第四介质016；第一栅极017；
第二栅极021；P型电场屏蔽区101；阴极区111；第二介质112；第一P型区113；P型源体区202；
浮空P型半导体区203；P型区205；N型区207；第三N型半导体区302；N型电子源区303；第一电极502；第二电极500；导体600；第一槽单元700；第二槽单元800。

具体实施方式

[0054] 下面结合附图并通过具体实施例方式来进一步说明本发明的技术方案。

[0055] 实施例1

[0056] 本发明提出的MOS控制的双极型晶体管(MCBT)由多个元胞单位组成，图1为其中一个元胞的剖面结构示意图。该元胞结构以N型基底001作为基底，在N基底001的一侧设置有P型半导体区002，称为阳极区，在N基底001的另一侧设置有至少一个第一槽单元700和至少一个第二槽单元800，其中，第一槽单元700的深度小于第二槽单元800。在第一槽单元700的底部有比N基底001的掺杂浓度更高的N型载流子势垒区010，称为少子势垒区，在第二槽单元800的底部设有P型电场屏蔽区101。在第一槽单元700内设置有栅极区011，栅极区011与N基底001之间设有第一介质012进行隔离；在第二槽单元800内设置有阴极区111，阴极区111与N基底001之间设有第二介质112进行隔离。所述的N型载流子势垒区010的一侧与所述第二槽单元800的第二介质112相接触。在第一槽单元700和第二槽单元800之间设有P型源体区202，在P型源体区202内且紧贴第一槽单元700的一侧设有N型电子源区303。在第一槽单元700和第二槽单元800之外设置有浮空P型半导体区203。有金属材料的第一电极502覆盖所述P型半导体区002，形成所述MCBT的集电极；有金属材料的第二电极500覆盖至少部分的阴极区111、至少部分的P型源体区202以及至少部分的N型电子源区303，形成所述MCBT的发射极；所述的栅极区011即所述MCBT的栅极。所述的栅极区011与第二电极500之间设有第三介质015进行隔离；所述浮空P型半导体区203与第二电极500之间设有第四介质016进行隔离。

[0057] 进一步，由第一槽单元700、N型载流子势垒区010、P型源体区202以及N型电子源区303构成一个N-MOS结构，其中N型电子源区303是该N-MOS的电子的源区，N型载流子势垒区
010是该N-MOS的电子的漏区。

[0058] 再进一步，由第二槽单元800、P型源体区202、N型载流子势垒区010以及P型电场屏蔽区101构成一个P-MOS结构，其中所述P型电场屏蔽区101是该P-MOS的空穴的源区，所述P型源体区202是该P-MOS的空穴的漏区。

[0059] 更进一步，由P型半导体区002、N型基底001以及P型电场屏蔽区101构成一个PNP双极型晶体管，其中P型半导体区002是该PNP晶体管的少子发射极，P型电场屏蔽区101是该PNP晶体管的少子集电区，N型基底001及是该PNP晶体管的基区。

[0060] 下面以图1所示的实施例描述本发明提供的MOS控制的晶体管(MCBT)的主要电学特征。

[0061] 第一，本发明提供的MCBT具有极低的导通压降VON。当所述MCBT的第一电极502和第二电极500之间的电压VCE大于零，且栅极区011和第二电极500之间的电压VGE超过所述N-MOS的阈值电压VTHN时，则有电子从N型电子源区303出发依次流经P型源体区202、N型载流子势垒区010、N型基底001到达P型半导体区002，与此同时，有空穴从P型半导体区002出发流经N型基底001到达P型电场屏蔽区101。值得一提的是，由于N型基底001与较高掺杂浓度的N型载流子势垒区010之间存在由浓度差产生的内建电势，该内建电势成为N型基底001中空穴的势垒，阻碍了空穴往P型源体区202的流动，进而使得N型基底001中的空穴浓度在靠近N型载流子势垒区010处显著提高而形成强烈的电导调制，从而大大地提高了器件的电流密度。从另一方面讲，在相同的电流密度下，MCBT拥有比IGBT更低的导通压降VON。

[0062] 第二，本发明提供的MCBT具有极高的抗闩锁(Latch-up)能力。在实际应用中功率半导体器件往往工作于某种极端情形如高压大电流，此时有大量的空穴从P型半导体区002注入到N型基底001并到达P型电场屏蔽区101，由于带正电荷的空穴进入P型电场屏蔽区101使得该区的电位抬高，当P型电场屏蔽区101的电位提高到一定程度时，所述P-MOS开启，于是在紧贴第二槽单元800的侧壁形成空穴的通道，此时，N型基底001内大量的空穴将沿着该通道到达P型源体区202并最终到达MCBT的发射极—第二电极500。与普通IGBT、MCT等器件不同的是，该空穴通道与所述N-MOS的电子沟道分离，空穴在P型源体区202内不会流经N型电子源区303的底部，也就避免了寄生晶体管开启，因此有效抑制了闩锁(Latch-up)的发生。

[0063] 第三，本发明提供的MCBT具有较小的栅-集电极电容(CGC)。CGC的大小与P型电场屏蔽区101的面积所占元胞面积的比例有关。由于P型电场屏蔽区101屏蔽了来自集电极第一电极502和N型基底001的电场，因此当P型电场屏蔽区101的面积所占元胞面积的比例较大时，集电极电位的变化主要引起P型电场屏蔽区101内电荷量的变化，而只有极少电力线到达栅极区011。因此栅极区011内电荷对集电极电位的变化变得不敏感，反映为栅-集电极电容(CGC)的减小。

[0064] 第四，本发明提供的MCBT可以实现较高的击穿电压。击穿电压的大小与P型电场屏蔽区101的面积所占元胞面积的比例有关。在阻断态时，部分耗尽的P型电场屏蔽区101内的电离受主产生的负电荷吸收了来自耗尽的N型基底001内电离施主产生的正电荷，使得第一槽700与第二槽800底部的介质层周围的电场不易集中，因此可以获得高的阻断电压。

[0065] 第五，本发明提供的MCBT具有良好的抗短路能力。实际应用中的功率半导体器件可能会工作在短路情况下，高电压大电流下器件自热使得温度超过最大结温会导致失效发生。在一定栅电压下，器件的短路耐受能力和饱和集电极电流有直接关系。实施例1提供的元胞在第一槽单元700和第二槽单元800之外设置有浮空P型半导体区203，调节该浮空P型半导体区203所占元胞的面积比例可以获得合适的饱和集电极电流，以获得良好的抗短路特性。

[0066] 第六，本发明提供的MCBT具有较小的关断损耗。总体而言，因普通IGBT在其关断过程中阳极持续注入少子而产生拖尾电流，关断过程的功率损耗有很大一部分是由拖尾电流产生的，且该拖尾电流的大小随着阳极少子注射效率的增加而增大。由于本发明提供的MCBT在N型载流子势垒区010一侧大幅提高了空穴浓度，因此在相同的导通压降下允许大幅度降低阳极的空穴注入效率，使得电子电流占总电流的比例增加，减小拖尾电流，因而可以获得较小的关断损耗。

[0067] 实施例1所述的半导体可以是硅(Si)材料，也可以是碳化硅(SiC)材料；所述的栅极区011和所述阴极区111可以是金属材料，也可以是多晶硅材料；所述第一介质012、第二介质112、第三介质015和第四介质016可以是二氧化硅材料，也可以是其它绝缘材料。

[0068] 实施例2

[0069] 在上述实施例中，N型基底001是非穿通型(Non Punch Through)，即在集电极和发射极之间加上最高电压时N型基底区001不会全耗尽。实施例2提供了一种穿通型(Punch Through)或电场截止型(Field Stop)的元胞，其结构示意图如图2所示。在紧邻P型半导体区002的一侧有一个第一N型半导体区003，称为场截止区，场截止区003的掺杂浓度高于N型基底001。顾名思义，在集电极和发射极之间加上最高电压时使得电场在场截止区003内截止，且场截止区003不会全耗尽。实施例2的电场截止型结构可以获得比实施例1更小的N型基底001厚度。

[0070] 由于N型基底001厚度减小，因此实施例2可以获得比实施例1更小的导通压降(VON)；而且，由于N型基底001内载流子总量和N型基底001厚度成正比，N型基底001厚度减小也使得载流子总量减小，在一定电流下，器件从导通态到关断态或者从关断态到导通态所需的时间更短，因此实施例2可以获得比实施例1更小的开关损耗。

[0071] 实施例3

[0072] 实施例3提供了一种逆导型(Reverse Conduction)的元胞，其结构示意图如图3所示。在紧邻P型半导体区002的一侧有一个第二N型半导体区004，P型半导体区002和第二N型半导体区004均与第一电极502直接接触，形成阳极短路(Anode Short)结构。

[0073] 由P型源体区202、N型载流子势垒区010、N型基底001以及第二N型半导体区004构成一个P-N-N二极管，当发射极第二电极500的电位高于集电极第一电极502的电位时，该P-N-N二极管正偏，此时将有电流从发射极第二电极500流向集电极第一电极502而形成逆导。

[0074] 再则，由于阳极短路使得阳极注射效率减小，因此实施例3可以获得比实施例1更小的关断损耗。

[0075] 图4是在图3的基础上再增加场截止区003的元胞结构示意图。因此图4所示结构兼具图2和图3描述的电学特征，这里不再赘述。

[0076] 除非特别说明，下面提供的实施例均以非穿通型(Non Punch Through)结构为例进行描述，而不能以任何方式解释为对本发明保护范围的限制。下面提供的实施例同样适用于穿通型(Punch Through)或电场截止型(Field Stop)或阳极短路(Anode Short)型结构。

[0077] 实施例4

[0078] 实施例4提供的MCBT的一个元胞结构可以有多个第一槽单元700，如图5所示为有两个第一槽单元700的元胞结构示意图。多个第一槽单元700增加了沟道有效宽度，进一步提高电流密度。

[0079] 图5所示两个第一槽单元700底部共用一个N型载流子势垒区010，而图6所示两个第一槽单元700底部有各自的N型载流子势垒区010，且两个N型载流子势垒区010相接触。

[0080] 实施例5

[0081] 实施例5提供的MCBT的一个元胞结构可以有多个第一槽单元700，N型电子源区303在第一槽单元700的其中一侧，如图7所示。由于饱和集电极电流与N-MOS的有效电子沟道宽度成正比，相比于图5所示的结构，图7提供的实施例中N-MOS的有效电子沟道宽度是图5的一半，因此图7提供的实施例的饱和集电极电流是图5的一半，易于提高器件的抗短路耐受时间。

[0082] 实施例6

[0083] 实施例6提供的MCBT的一个元胞结构可以有多个第一槽单元(700)，其中，部分的第一槽单元700的第一栅极017与发射极第二电极500相接触，如图8所示。

[0084] 图8所示元胞结构有比图1更强的抗闩锁(Latch-up)能力。在高压大电流下，大量的空穴从P型半导体区002注入到N型基底001并到达P型电场屏蔽区101，由于带正电荷的空穴进入P型电场屏蔽区101使得该区的电位抬高，当P型电场屏蔽区101的电位提高到一定程度时，由P型电场屏蔽区101、第二槽单元800、P型源体区202以及N型载流子势垒区010构成的P-MOS开启，于是在紧贴第二槽单元800的侧壁形成空穴的通道，此时，N型基底001内大量的空穴将沿着该通道到达P型源体区202并最终到达MCBT的发射极第二电极500。与图1所示元胞不同的是，该空穴通道与所述N-MOS的电子沟道完全分离，因此几乎完全抑制了闩锁(Latch-up)的发生。

[0085] 实施例7

[0086] 实施例7提供的MCBT的一个元胞结构可以有多个第二槽单元800，如图9所示。图9中右边的两个第二槽单元800之间没有第一槽单元700及N型载流子势垒区010，且由P型电场屏蔽区101、第二槽单元800、P型区205以及被右侧两个第二槽单元800包围的部分N型基底001构成一个P-MOS2，其中部分N型基底区001成为该P-MOS2的源体区。由于N型基底001掺杂浓度小于N型载流子势垒区010，因此P-MOS2有更小的阈值电压。

[0087] 图9所示元胞结构有比图1更强的抗闩锁(Latch-up)能力。这是因为当空穴从P型半导体区002注入到N型基底001并到达P型电场屏蔽区101时，空穴电流大部分流经更小阈值电压的P-MOS2，最终经过P型区205到达发射极第二电极500。因此空穴通道与所述N-MOS的电子沟道完全分离，几乎完全抑制了闩锁(Latch-up)的发生。

[0088] 此外，P-MOS2使P型电场屏蔽区101的电位被钳制(例如，假设P-MOS2的阈值电压为3V，则高压大电流下P型电场屏蔽区101的电位可被钳制在10V以内)，因此有效降低了第二介质112的介质层被击穿的风险，提升器件的可靠性。

[0089] 实施例8

[0090] 实施例8提供的MCBT的一个元胞结构可以有多个第一槽单元700，同时含有多个第二槽单元800，其中，部分的第一槽单元700的栅极区011与发射极第二电极500有介质第三介质015相隔离，部分的第一槽单元700的第二栅极021与发射极第二电极500相连接，如图10所示。由P型电场屏蔽区101、第二槽单元800、P型区205以及被右侧两个第二槽单元800包围的N型载流子势垒区010构成一个P-MOS2，由于P-MOS2的阈值电压可根据N型载流子势垒区
010在紧贴第二槽单元800附近的浓度决定，因此图10的P-MOS2的阈值电压可以根据设计进行调节。

[0091] 实施例9

[0092] 上述实施例的第二槽单元800周围可以被一个第一P型区113包围，如图11所示。该第一P型区113的掺杂离子与N型载流子势垒区010靠近第二槽单元800附近的掺杂离子进行补偿，因此可以获得可调的P-MOS的阈值电压。

[0093] 实施例10

[0094] 在实施例9的基础上，实施例10提供的MCBT的一个元胞结构可以有多个第一槽单元700，同时含有多个第二槽单元800，其中，部分的第一槽单元700的栅极区011与发射极第二电极500设有第三介质015相隔离，部分的第一槽单元700的第二栅极021与发射极第二电极500相连接，如图12所示，其中第二槽单元800周围被第一P型区113包围。图12提供的实施例中N-MOS的有效电子沟道宽度是图11的一半，因此图12提供的实施例的饱和集电极电流是图11的一半，易于提高器件的抗短路耐受时间。

[0095] 实施例11

[0096] 实施例11提供MCBT的另一种元胞结构，如图13所示。与图1所示结构不同的是，相邻的两个所述的P型电场屏蔽区101相接触。

[0097] 由第一槽单元700形成的N-MOS及P型半导体区002、N型基底001、P型电场屏蔽区101以及N型载流子势垒区010构成MOS串联的PNPN的肖克莱二极管(Shockley Diode)结构。
该结构中P型电场屏蔽区101以及N型载流子势垒区010共同构成空穴的势垒，因此可以获得比图1所示元胞更低的导通压降。

[0098] 实施例12

[0099] 实施例11提供的MOS串联的PNPN的肖克莱二极管需要额外的触发才能开启，为此，实施例12提供图1和图13所示元胞结构相结合的方案，如图14所示。图14中，左侧两个第二槽单元800底部的P型电场屏蔽区101不直接接触，右侧两个第二槽单元800底部的P型电场屏蔽区101相接触。

[0100] 实施例12不仅具有图1所示元胞开关速度快的优势，同时具有图13所示元胞更低导通压降的优势。

[0101] 实施例13

[0102] 实施例13是在本发明的基础上提供一种二极管(Diode)的元胞结构，如图15所示。与图1所示结构不同的是，所述的第一槽单元700的栅极区011与发射极第二电极500相接触，N型基底001在靠近发射极第二电极500一侧设有第三N型半导体区302，该第三N型半导体区302与发射极第二电极500相连接。由P型半导体区002、N型基底001、及N型载流子势垒区010和第三N型半导体区302构成一个PN二极管。

[0103] 实施例14

[0104] 实施例14是在本发明实施例11的基础上提供一种肖克莱二极管(Shockley Diode)的元胞结构，如图16所示。与图13所示结构不同的是，所述的第一槽单元700的栅极区011与发射极第二电极500相接触，且有N型区207与第一槽单元700相接触。由P型半导体区002、N型基底001、P型电场屏蔽区101、N型载流子势垒区010以及N型区207形成PNPN二极管结构。

[0105] 实施例15

[0106] 实施例15是在本发明实施例14的基础上提供一种GTO(Gate Turn-off Thyristor)的元胞结构，如图17所示。与图16所示结构不同的是，所述第二槽单元800与第二电极500没有直接接触的面，并且，有导体600与浮空P型半导体区203直接接触。所述导体600成为该GTO的门极。通过控制导体600相对于第二电极500的电压，可以控制该GTO导通和关断。

[0107] 显然，以上描述中的N型和P型可以互换，对应的电子和空穴也可以互换，互换之后仍然适用本发明的原理。

[0108] 以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。