高压元件及其制造方法

摘要

本发明提出一种高压元件及其制造方法。高压元件形成于一半导体基板，包含：第一深阱区、横向轻掺杂区、高压阱区、绝缘区、本体区、栅极、源极、漏极与第一隔绝阱区。其中，第一深阱区与第一隔绝阱区以将该高压元件，于半导体基板上表面下，与邻近元件电性隔绝。该横向轻掺杂区于纵向上介于第一深阱区与高压阱区之间，且该横向轻掺杂区上下邻接于第一深阱区与高压阱区。其中，该横向轻掺杂区用以于该高压元件操作时，降低该高压元件内部的电容，改善瞬时响应。

权利要求

1.一种高压元件，其特征在于，形成于一半导体基板，其中该半导体基板，于一纵向上，具有相对的一上表面与一下表面，该高压元件包含：一第一深阱区，具有一第一导电型，形成于该半导体基板中；

一横向轻掺杂区，覆盖并连接于该第一深阱区上；

一高压阱区，具有一第二导电型，形成于该半导体基板中，且于该纵向上，该高压阱区位于该上表面下方并接触于该上表面，且该高压阱区覆盖并连接于该横向轻掺杂区上，其中部分该高压阱区用以作为一漂移区；

一绝缘区，形成于该上表面之上，用以定义一操作区；

一本体区，具有该第一导电型，形成于该半导体基板中并位于该操作区中，且于该纵向上，位于该上表面下方并接触于该上表面，其中部分该本体区用以作为一开关通道区，且该本体区于该上表面下方，由该高压阱区环绕其两侧及下方；

一栅极，形成于该上表面上并位于该元件区中，于该纵向上，该栅极堆叠并接触于该上表面上，用以根据一栅极电压，决定该高压元件导通及不导通；

一源极，具有该第二导电型，形成于该半导体基板中并位于该元件区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该源极于该上表面下方，由该本体区环绕其两侧及下方，于一横向上，该源极位于该栅极外的一第一侧的下方，且在该横向上，该源极与该栅极邻接；

一漏极，具有该第二导电型，形成于该半导体基板中并位于该元件区中，且于该纵向上，位于该上表面下方并接触于该上表面，于该横向上，该漏极位于该栅极外相对于该第一侧的一第二侧的下方，且在该横向上，该漏极与该栅极由该漂移区隔开；以及一第一隔绝阱区，具有该第一导电型，该第一隔绝阱区位于该操作区外侧，且于该上表面下方，围绕该操作区，并在该纵向上，自该上表面延伸至该第一深阱区，且与该第一深阱区连接；

其中，该本体区、该栅极、该源极、与该漏极都位于该操作区中。

2.根据权利要求1所述的高压元件，其中，还包含：

一第二深阱区，具有该第二导电型，形成于该半导体基板中，且于该纵向上，位于该第一深阱区与该第一隔绝阱区下方并接触于该第一深阱区与该第一隔绝阱区；以及一第二隔绝阱区，具有该第二导电型，该第二隔绝阱区位于该第一隔绝阱区外侧，且于该上表面下方，围绕该第一隔绝阱区，并在该纵向上，自该上表面延伸至该第二深阱区，且与该第二深阱区连接。

3.根据权利要求1或2所述的高压元件，其中，该高压阱区的一底部深度，深于该本体区的一底部深度。

4.根据权利要求1或2所述的高压元件，其中，该高压阱区的一底部深度，不深于该本体区的一底部深度。

5.根据权利要求1或2所述的高压元件，其中，还包含一纵向轻掺杂区，邻接于该本体区与该高压阱区之间，且于该纵向上，该纵向轻掺杂区自该上表面延伸至该横向轻掺杂区。

6.根据权利要求1或2所述的高压元件，其中，还包含一场氧化区，该场氧化区于该纵向上，堆叠并接触于该上表面上，且该栅极靠近该漏极侧的至少一部分区域堆叠且接触于该场氧化区的正上方。

7.根据权利要求6所述的高压元件，其中，该高压阱区的一底部深度，深于该本体区的一底部深度。

8.根据权利要求6所述的高压元件，其中，该高压阱区的一底部深度，不深于该本体区的一底部深度。

9.根据权利要求6所述的高压元件，其中，还包含一纵向轻掺杂区，邻接于该本体区与该高压阱区之间，且于该纵向上，该纵向轻掺杂区自该上表面延伸至该横向轻掺杂区。

10.根据权利要求1或2所述的高压元件，其中，该横向轻掺杂区具有该第一导电型或该第二导电型，且该横向轻掺杂区具有一杂质掺杂浓度，低于该高压阱区的一杂质掺杂浓度的十分之一。

11.一种高压元件制造方法，其特征在于，包含以下步骤：

提供一半导体基板，且于一纵向上，具有相对的一上表面与一下表面；

形成一第一深阱区于该半导体基板中，该第一深阱区具有一第一导电型；

形成一横向轻掺杂区，覆盖并连接于该第一深阱区上；

形成一高压阱区于该半导体基板中，该高压阱区具有一第二导电型，且于该纵向上，该高压阱区位于该上表面下方并接触于该上表面，且该高压阱区覆盖并连接于该横向轻掺杂区上，其中部分该高压阱区用以作为一漂移区；

形成一绝缘区于该上表面之上，用以定义一操作区；

形成一本体区于该半导体基板中并位于该操作区中，该本体区具有该第一导电型，且于该纵向上，位于该上表面下方并接触于该上表面，其中部分该本体区用以作为一开关通道区，且该本体区于该上表面下方，由该高压阱区环绕其两侧及下方；

形成一栅极于该上表面上并位于该元件区中，于该纵向上，该栅极堆叠并接触于该上表面上，用以根据一栅极电压，决定该高压元件导通及不导通；

形成一源极于该半导体基板中并位于该元件区中，该源极具有该第二导电型，且于该纵向上，位于该上表面下方并接触于该上表面，且该源极于该上表面下方，由该本体区环绕其两侧及下方，于一横向上，该源极位于该栅极外的一第一侧的下方，且在该横向上，该源极与该栅极邻接；

形成一漏极于该半导体基板中并位于该元件区中，该漏极具有该第二导电型，且于该纵向上，位于该上表面下方并接触于该上表面，于该横向上，该漏极位于该栅极外相对于该第一侧的一第二侧的下方，且在该横向上，该漏极与该栅极由该漂移区隔开；以及形成一第一隔绝阱区于该操作区外侧，且于该上表面下方，该第一隔绝阱区围绕该操作区，并在该纵向上，自该上表面延伸至该第一深阱区，且与该第一深阱区连接，该第一隔绝阱区具有该第一导电型；

其中，该本体区、该栅极、该源极、与该漏极都位于该操作区中。

12.根据权利要求11所述的高压元件制造方法，其中，还包含：

形成一第二深阱区于该半导体基板中，该第二深阱区具有该第二导电型，且于该纵向上，位于该第一深阱区与该第一隔绝阱区下方并接触于该第一深阱区与该第一隔绝阱区；

以及

形成一第二隔绝阱区于该第一隔绝阱区外侧，且于该上表面下方，围绕该第一隔绝阱区，并在该纵向上，自该上表面延伸至该第二深阱区，且与该第二深阱区连接，该第二隔绝阱区具有该第二导电型。

13.根据权利要求11或12所述的高压元件制造方法，其中，该高压阱区的一底部深度，深于该本体区的一底部深度。

14.根据权利要求11或12所述的高压元件制造方法，其中，该高压阱区的一底部深度，不深于该本体区的一底部深度。

15.根据权利要求11或12所述的高压元件制造方法，其中，还包含：形成一纵向轻掺杂区，邻接于该本体区与该高压阱区之间，且于该纵向上，该纵向轻掺杂区自该上表面延伸至该横向轻掺杂区。

16.根据权利要求11或12所述的高压元件制造方法，其中，还包含：形成一场氧化区，该场氧化区于该纵向上，堆叠并接触于该上表面上，且该栅极靠近该漏极侧的至少一部分区域堆叠且接触于该场氧化区的正上方。

17.根据权利要求16所述的高压元件制造方法，其中，该高压阱区的一底部深度，深于该本体区的一底部深度。

18.根据权利要求16所述的高压元件制造方法，其中，该高压阱区的一底部深度，不深于该本体区的一底部深度。

19.根据权利要求16所述的高压元件制造方法，其中，还包含形成一纵向轻掺杂区，邻接于该本体区与该高压阱区之间，且于该纵向上，该纵向轻掺杂区自该上表面延伸至该横向轻掺杂区。

20.根据权利要求11或12所述的高压元件制造方法，其中，该形成一横向轻掺杂区的步骤，包括：于形成该高压阱区的步骤中，调整该高压阱区的深度，以使该高压阱区不与该第一深阱区接触，而具有一纵向间隙，以使该横向轻掺杂区形成于该纵向间隙中。

说明书

高压元件及其制造方法

技术领域

[0001] 本发明涉及一种高压元件及其制造方法，特别是指一种降低内部电容以改善瞬时响应的高压元件及其制造方法。

背景技术

[0002] 图1A与图1B分别显示现有技术的双扩散金属氧化物半导体(double-diffused metal oxide semiconductor，DMOS)元件100的俯视示意图与剖视示意图；其中，图1B显示图1A中，剖线AA’的剖视图。DMOS元件100为一种高压元件，如图1A与图1B所示，于半导体基板101中形成N型高压阱区102；并形成绝缘区103，以定义操作区103a，绝缘区103例如为浅沟槽绝缘(shallow trench isolation，STI)结构或如图1B所示意的区域氧化(local oxidation of silicon，LOCOS)结构。于操作区103a中，形成场氧化区104、本体区105、本体极105a、栅极106、源极107、与漏极108。其中，部分栅极106位于场氧化区104上。其中，N型高压阱区102可以离子注入工艺步骤，将N型杂质，以加速离子的形式，注入定义的区域内而形成。而源极107、漏极108由微影工艺步骤(包含自对准工艺步骤)定义各区域，并分别以离子注入工艺步骤，将N型杂质，以加速离子的形式，注入定义的区域内而形成。本体区105与本体极105a由微影工艺步骤(包含自对准工艺步骤)定义各区域，并分别以离子注入工艺步骤，将P型杂质，以加速离子的形式，注入定义的区域内而形成。其中，源极107与漏极108分别位于栅极106外部两侧下方，部分N型高压阱区102隔开源极107与漏极108，并用以作为漂移区。在DMOS元件100中，当P型本体区105与N型高压阱区102间为反向偏压，或/且当N型高压阱区102与P型半导体基板101为反向偏压时，上述区域的接面因反向偏压而产生耗尽区，而具有内部电容，该内部电容于DMOS元件100在导通与不导通的操作切换时，将限制切换速度，电容越大，切换速度越慢，瞬时响应因而受到限制，因此限制了DMOS元件100的应用范围。DMOS元件为高压元件，其中，所谓的高压元件，是指于正常操作时，施加于漏极15的电压高于5V；一般而言，高压元件的漏极与栅极间，具有漂移区，而将漏极与栅极分隔，且漂移区在横向(如实线箭头所示意的方向)上的长度根据正常操作时所承受的操作电压而调整。

[0003] 有鉴于此，本发明即针对上述现有技术的不足，提出一种高压元件及其制造方法，可改善瞬时响应，增加元件的应用范围。

发明内容

[0004] 本发明的目的在于克服现有技术的不足与缺陷，提出一种高压元件及其制造方法，可改善瞬时响应，增加元件的应用范围。

[0005] 为了实现上述目的，就其中一个观点言，本发明提供了一种高压元件，形成于一半导体基板，其中该半导体基板，于一纵向上，具有相对的一上表面与一下表面，该高压元件包含：一第一深阱区，具有一第一导电型，形成于该半导体基板中；一横向轻掺杂区，覆盖并连接于该第一深阱区上；一高压阱区，具有一第二导电型，形成于该半导体基板中，且于该纵向上，该高压阱区位于该上表面下方并接触于该上表面，且该高压阱区覆盖并连接于该横向轻掺杂区上，其中部分该高压阱区用以作为一漂移区；一绝缘区，形成于该上表面之上，用以定义一操作区；一本体区，具有该第一导电型，形成于该半导体基板中并位于该操作区中，且于该纵向上，位于该上表面下方并接触于该上表面，其中部分该本体区用以作为一开关通道区，且该本体区于该上表面下方，由该高压阱区环绕其两侧及下方；一栅极，形成于该上表面上并位于该元件区中，于该纵向上，该栅极堆叠并接触于该上表面上，用以根据一栅极电压，决定该高压元件导通及不导通；一源极，具有该第二导电型，形成于该半导体基板中并位于该元件区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该源极于该上表面下方，由该本体区环绕其两侧及下方，于一横向上，该源极位于该栅极外的一第一侧的下方，且在该横向上，该源极与该栅极邻接；一漏极，具有该第二导电型，形成于该半导体基板中并位于该元件区中，且于该纵向上，位于该上表面下方并接触于该上表面，于该横向上，该漏极位于该栅极外相对于该第一侧的一第二侧的下方，且在该横向上，该漏极与该栅极由该漂移区隔开；以及一第一隔绝阱区，具有该第一导电型，该第一隔绝阱区位于该操作区外侧，且于该上表面下方，围绕该操作区，并在该纵向上，自该上表面延伸至该第一深阱区，且与该第一深阱区连接；其中，该本体区、该栅极、该源极、与该漏极都位于该操作区中。

[0006] 就另一个观点言，本发明也提供了一种高压元件制造方法，包含以下步骤：提供一半导体基板，且于一纵向上，具有相对的一上表面与一下表面；形成一第一深阱区于该半导体基板中，该第一深阱区具有一第一导电型；形成一横向轻掺杂区，覆盖并连接于该第一深阱区上；形成一高压阱区于该半导体基板中，该高压阱区具有一第二导电型，且于该纵向上，该高压阱区位于该上表面下方并接触于该上表面，且该高压阱区覆盖并连接于该横向轻掺杂区上，其中部分该高压阱区用以作为一漂移区；形成一绝缘区于该上表面之上，用以定义一操作区；形成一本体区于该半导体基板中并位于该操作区中，该本体区具有该第一导电型，且于该纵向上，位于该上表面下方并接触于该上表面，其中部分该本体区用以作为一开关通道区，且该本体区于该上表面下方，由该高压阱区环绕其两侧及下方；形成一栅极于该上表面上并位于该元件区中，于该纵向上，该栅极堆叠并接触于该上表面上，用以根据一栅极电压，决定该高压元件导通及不导通；形成一源极于该半导体基板中并位于该元件区中，该源极具有该第二导电型，且于该纵向上，位于该上表面下方并接触于该上表面，且该源极于该上表面下方，由该本体区环绕其两侧及下方，于一横向上，该源极位于该栅极外的一第一侧的下方，且在该横向上，该源极与该栅极邻接；形成一漏极于该半导体基板中并位于该元件区中，该漏极具有该第二导电型，且于该纵向上，位于该上表面下方并接触于该上表面，于该横向上，该漏极位于该栅极外相对于该第一侧的一第二侧的下方，且在该横向上，该漏极与该栅极由该漂移区隔开；以及形成一第一隔绝阱区于该操作区外侧，且于该上表面下方，该第一隔绝阱区围绕该操作区，并在该纵向上，自该上表面延伸至该第一深阱区，且与该第一深阱区连接，该第一隔绝阱区具有该第一导电型；其中，该本体区、该栅极、该源极、与该漏极都位于该操作区中。

[0007] 在一较佳实施例中，该高压元件还包含：一第二深阱区，具有该第二导电型，形成于该半导体基板中，且于该纵向上，位于该第一深阱区与该第一隔绝阱区下方并接触于该第一深阱区与该第一隔绝阱区；以及一第二隔绝阱区，具有该第二导电型，该第二隔绝阱区位于该第一隔绝阱区外侧，且于该上表面下方，围绕该第一隔绝阱区，并在该纵向上，自该上表面延伸至该第二深阱区，且与该第二深阱区连接。

[0008] 在一较佳实施例中，该高压阱区的一底部深度，深于该本体区的一底部深度。

[0009] 在一较佳实施例中，该高压阱区的一底部深度，不深于该本体区的一底部深度。

[0010] 在一较佳实施例中，该高压元件还包含一纵向轻掺杂区，邻接于该本体区与该高压阱区之间，且于该纵向上，该纵向轻掺杂区自该上表面延伸至该横向轻掺杂区。

[0011] 在一较佳实施例中，该高压元件还包含一场氧化区，该场氧化区于该纵向上，堆叠并接触于该上表面上，且该栅极靠近该漏极侧的至少一部分区域堆叠且接触于该场氧化区的正上方。

[0012] 在一较佳实施例中，该横向轻掺杂区具有该第一导电型或该第二导电型，且该横向轻掺杂区具有一杂质掺杂浓度，低于该高压阱区的一杂质掺杂浓度的十分之一。

[0013] 在一较佳实施例中，该形成一横向轻掺杂区的步骤，包括：于形成该高压阱区的步骤中，调整该高压阱区的深度，以使该高压阱区不与该第一深阱区接触，而具有一纵向间隙，以使该横向轻掺杂区形成于该纵向间隙中。

[0014] 以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。

附图说明

[0015] 图1A与图1B分别显示现有技术的双扩散金属氧化物半导体(double-diffused metal oxide semiconductor，DMOS)元件100的俯视示意图与剖视示意图；

[0016] 图2A与图2B显示本发明的第一个实施例；

[0017] 图3A与图3B显示本发明的第二个实施例；

[0018] 图4A与图4B显示本发明的第三个实施例；

[0019] 图5A与图5B显示本发明的第四个实施例；

[0020] 图6A与图6B显示本发明的第五个实施例；

[0021] 图7A与图7B显示本发明的第六个实施例；

[0022] 图8A与图8B显示本发明的第七个实施例；

[0023] 图9A与图9B显示本发明的第八个实施例；

[0024] 图10A与图10B显示本发明的第九个实施例；

[0025] 图11A与图11B显示本发明的第十个实施例；

[0026] 图12A与图12B显示本发明的第十一个实施例；

[0027] 图13A与图13B显示本发明的第十二个实施例；

[0028] 图14A-图14L显示本发明的第十三个实施例。

[0029] 图中符号说明

[0030] 100DMOS元件

[0031] 101，201半导体基板

[0032] 102，202，302，602，902高压阱区

[0033] 103，203，503，803，853绝缘区

[0034] 103a，203a，503a，1103a操作区

[0035] 104场氧化区

[0036] 105，205本体区

[0037] 105a，205a本体极

[0038] 106，206，256，806，856栅极

[0039] 107，207，257源极

[0040] 108，208，258漏极

[0041] 200，250，300，350，400，450，500，550，600，650，700，750，800，850，900，950，1000，1100，1150，1200，1250，1300，1350高压元件

[0042] 201a上表面

[0043] 201b下表面

[0044] 210第一深阱区

[0045] 211第一隔绝阱区

[0046] 211a第一隔绝极

[0047] 213第二深阱区

[0048] 214第二隔绝阱区

[0049] 214a第二隔绝极

[0050] 412，462，712，762，1012，1162,1312，1362纵向轻掺杂区

[0051] AA’，BB’，CC’，DD’，EE’，FF’，GG’，HH’，II’，JJ’，KK’，LL’，MM’剖线[0052] d1，d1’，d2，d2’，d3，d3’，d4，d4’，d5，d5’，d6，d6’底部深度具体实施方式

[0053] 本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

[0054] 请参阅图2A与图2B，显示本发明的第一个实施例。图2A显示根据本发明的高压元件200与高压元件250的俯视示意图。在图2A中，BB’剖线的剖面示意图如图2B所示。参照图2A与图2B，于半导体基板201中形成绝缘区203，以定义操作区203a。其中，绝缘区203例如为浅沟槽绝缘(shallow trench isolation，STI)结构或如图所示的区域氧化(local 
oxidation of silicon，LOCOS)结构。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件200与高压元件250。

[0055] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211与第一隔绝极211a。其中，本体区205、本体极205a、第一深阱区210、第一隔绝阱区211与第一隔绝极211a具有第一导电型；而高压阱区202、源极207、源极257、漏极208、漏极258具有第二导电型。半导体基板201例如但不限于为P型硅基板，当然也可以为其他的半导体基板。第一导电型例如但不限于为P型，或是与P型相反的N型。第二导电型与第一导电型具有相反的导电型，当第一导电型P型时，第二导电型为N型；当第一导电型N型时，第二导电型为P型。其中，横向轻掺杂区209具有例如但不限于第一导电型或第二导电型；且横向轻掺杂区209具有第一导电型或该第二导电型，且横向轻掺杂区209具有一杂质掺杂浓度，低于高压阱区202的一杂质掺杂浓度的十分之一。形成横向轻掺杂区209的方法，例如但不限于，于形成高压阱区202的步骤中，调整高压阱区202的深度，以使高压阱区202不与第一深阱区
210接触，而具有一纵向间隙，以使横向轻掺杂区209形成于纵向间隙中。也就是说，在以离子注入工艺步骤形成高压阱区202时，调整离子注入工艺步骤的加速电压，使离子束注入的深度不会达到与第一深阱区210接触的深度，避免高压阱区202与第一深阱区210接触，而形成横向轻掺杂区209。

[0056] 其中，本体区205、本体极205a、第一深阱区210、第一隔绝阱区211与第一隔绝极211a，是以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体基板201中，定义的区域内而形成；而高压阱区202、源极207、源极257、漏极208、与漏极258由微影工艺步骤(包含自对准工艺步骤)定义各区域，并分别以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入定义的区域内而形成。其中，横向轻掺杂区209覆盖并连接于第一深阱区210上。高压元件200的漏极208与栅极206间，具有漂移区202a(如图2B中细虚线方框所示意)，而将漏极208与栅极206分隔，且漂移区202a在横向(如实线箭头所示意的方向)上的长度根据正常操作时所承受的操作电压而调整。

[0057] 高压元件200形成于半导体基板201中，其中半导体基板201，于纵向上(如图2B中粗黑虚线箭头所示意)，具有相对的上表面201a(如图2B中半导体基板201上半部粗黑虚线折线所示意)与下表面201b(如图2B中半导体基板201下半部粗黑虚线直线所示意)。第一深阱区210具有第一导电型，形成于半导体基板201中。横向轻掺杂区209覆盖并连接于第一深阱区210上。高压阱区202具有第二导电型，形成于半导体基板201中，且于纵向上，高压阱区202位于上表面201a下方并接触于上表面201a，且高压阱区202覆盖并连接于横向轻掺杂区
209上，其中部分高压阱区202用以作为漂移区202a(如图2B中细虚线框所示意)。绝缘区203形成于上表面201a之上，用以定义操作区203a。

[0058] 本体区205具有第一导电型，形成于半导体基板201中并位于操作区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a，其中部分本体区205用以作为开关通道区205b(如图2B中粗实线框所示意)，且本体区205于上表面201a下方，由高压阱区202环绕其两侧及下方。栅极206形成于上表面201a上并位于元件区203a中，于纵向上，栅极206堆叠并接触于上表面201a上，用以根据栅极电压，决定高压元件200导通及不导通。需说明的是，栅极206包含导体层、介电层、与间隔层。其中，导体层用以作为电性连接，而接收栅极电压；介电层电性隔离导体层与半导体基板201，以避免导体层与半导体基板直接连接；间隔层包覆导体层，用以电性隔离导体层与周围邻近的其它导线或电性接点。需说明的是，开关通道区205b是于栅极电压施加适当电压于栅极206而使高压元件200导通时所形成的反转区；而漂移区202a则指开关通道区205b与漏极208间导通电流所流经的区域，此为本领域技术人员所熟知，在此不予赘述。导通电流是指当高压元件200导通时，流经漏极208与源极207间的主要的电流，其电流垂直高度的范围，大部分都在靠近上表面201a之处。

[0059] 源极207具有第二导电型，形成于半导体基板201中并位于元件区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a，且源极207于上表面201a下方，由本体区205环绕其两侧及下方，于横向上，源极207位于栅极206外的第一侧206a的下方，且在横向上，源极207与栅极206邻接。漏极208具有第二导电型，形成于半导体基板204中并位于元件区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a，于横向上，漏极208位于栅极206外相对于第一侧206a的第二侧206b的下方，且在横向上，漏极208与栅极206由漂移区202a隔开。第一隔绝阱区211具有第一导电型，第一隔绝阱区211位于操作区203a外侧，且于上表面201a下方，围绕操作区203a，并在纵向上，自上表面201a向下延伸至第一深阱区
210，且与第一深阱区210连接。其中，本体区205、栅极206、源极207、与漏极208都位于操作区203a中。需说明的是，高压元件200与高压元件250镜像排列于该半导体基板201中，并共享高压阱区202、本体区205、本体极205a、横向轻掺杂区209、第一深阱区210、第一隔绝阱区
211与第一隔绝极211a。第一隔绝极211a形成于上表面201a下方并接触于上表面201a，并与第一隔绝阱区211电连接，用以作为第一隔绝阱区211的电性接触点。

[0060] 图3A与图3B显示本发明的第二个实施例。图3A显示根据本发明的高压元件300与高压元件350的俯视示意图。在图3A中，CC’剖线的剖面示意图如图3B所示。参照图3A与图3B，在本实施例中，于半导体基板201中形成绝缘区203，以定义操作区203a。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件300与高压元件350。

[0061] 于半导体基板201中，形成高压阱区302、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区309、第一深阱区210、第一隔绝阱区211与第一隔绝极211a。本实施例与第一个实施例不同之处，在于：在第一个实施例中，高压阱区202的底部深度d1，深于本体区205的底部深度d2；而在本实施例中，高压阱区302的底部深度d1’，不深于本体区205的底部深度d2’。

[0062] 图4A与图4B显示本发明的第三个实施例。图4A显示根据本发明的高压元件400与高压元件250的俯视示意图。在图4A中，DD’剖线的剖面示意图如图4B所示。参照图4A与图4B，在本实施例中，于半导体基板201中形成绝缘区203，以定义操作区203a。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件400与高压元件450。

[0063] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、纵向轻掺杂区412与纵向轻掺杂区462。本实施例与第一个实施例不同之处，在于：在本实施例中，高压元件400与450分别还包含纵向轻掺杂区412与462。其中，纵向轻掺杂区412邻接于本体区205与高压阱区202之间，且于纵向上，纵向轻掺杂区412自上表面201a向下延伸至横向轻掺杂区209。纵向轻掺杂区412具有第一导电型或该第二导电型，且纵向轻掺杂区412具有杂质掺杂浓度，其例如但不限于低于高压阱区202的杂质掺杂浓度的十分之一。形成纵向轻掺杂区412的方法，例如但不限于，在以离子注入工艺步骤形成高压阱区202时，以光阻层或其他屏蔽，遮蔽纵向轻掺杂区412的定义区，避免离子束注入，而形成纵向轻掺杂区412。

[0064] 图5A与图5B图显示本发明的第四个实施例。图5A显示根据本发明的高压元件500与高压元件550的俯视示意图。在图5A中，EE’剖线的剖面示意图如图5B所示。参照图5A与图5B，在本实施例中，于半导体基板201中形成绝缘区503，以定义操作区503a。如图所示，在绝缘区503所定义的操作区503a中，包含了两镜像排列的高压元件500与高压元件550。

[0065] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区213、第二隔绝阱区214与第二隔绝极214a。本实施例与第一个实施例不同之处，在于：在本实施例中，高压元件500还包含第二深阱区213与第二隔绝阱区214。其中，第二深阱区213具有第二导电型，形成于半导体基板201中，且于纵向上，位于第一深阱区210与第一隔绝阱区211下方并接触于第一深阱区210与第一隔绝阱区211。
第二隔绝阱区214具有第二导电型，第二隔绝阱区214位于第一隔绝阱区211外侧，且于上表面201a下方，围绕第一隔绝阱区211，并在纵向上，自上表面201a向下延伸至第二深阱区
213，且与第二深阱区213连接。第二隔绝极214a形成于上表面201a下方并接触于上表面
201a，并与第二隔绝阱区214电连接，用以作为第二隔绝阱区214的电性接触点。需说明的是，高压元件500与高压元件550镜像排列于该半导体基板201中，并共享高压阱区202、本体区205、本体极205a、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极
211a、第二深阱区213、第二隔绝阱区214与第二隔绝极214a。

[0066] 图6A与图6B显示本发明的第五个实施例。图6A显示根据本发明的高压元件600与高压元件650的俯视示意图。在图6A中，FF’剖线的剖面示意图如图6B所示。参照图6A与图6B，在本实施例中，于半导体基板201中形成绝缘区503，以定义操作区503a。如图所示，在绝缘区503所定义的操作区503a中，包含了两镜像排列的高压元件600与高压元件650。

[0067] 于半导体基板201中，形成高压阱区602、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区609、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区213、第二隔绝阱区214与第二隔绝极214a。本实施例与第四个实施例不同之处在于：在第四个实施例中，高压阱区202的底部深度d3，深于本体区
205的底部深度d4；而在本实施例中，高压阱区602的底部深度d3’，不深于本体区205的底部深度d4’。

[0068] 图7A与图7B显示本发明的第六个实施例。图7A显示根据本发明的高压元件700与高压元件550的俯视示意图。在图7A中，GG’剖线的剖面示意图如图7B所示。参照图7A与图7B，在本实施例中，于半导体基板201中形成绝缘区503，以定义操作区503a。如图所示，在绝缘区503所定义的操作区503a中，包含了两镜像排列的高压元件700与高压元件750。

[0069] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极206、栅极256、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区213、第二隔绝阱区214与第二隔绝极214a、纵向轻掺杂区712与纵向轻掺杂区762。本实施例与第四个实施例不同之处，在于：在本实施例中，高压元件700与750分别还包含纵向轻掺杂区712与762。其中，纵向轻掺杂区712邻接于本体区
205与高压阱区202之间，且于该纵向上，纵向轻掺杂区712自上表面201a向下延伸至横向轻掺杂区209。纵向轻掺杂区712具有第一导电型或该第二导电型，且纵向轻掺杂区712具有杂质掺杂浓度，其例如但不限于低于高压阱区202的杂质掺杂浓度的十分之一。形成纵向轻掺杂区712的方法，例如但不限于，在以离子注入工艺步骤形成高压阱区202时，以光阻层或其他屏蔽，遮蔽纵向轻掺杂区712的定义区，避免离子束注入，而形成纵向轻掺杂区712。

[0070] 图8A与图8B显示本发明的第七个实施例。图8A显示根据本发明的高压元件800与高压元件850的俯视示意图。在图8A中，HH’剖线的剖面示意图如图8B所示。参照图8A与图8B，在本实施例中，于半导体基板201中形成绝缘区203，以定义操作区203a。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件800与高压元件850。

[0071] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211与第一隔绝极211a。本实施例与第一个实施例不同之处，在于：在本实施例中，高压元件800还包含场氧化区803，场氧化区803于纵向上，堆叠并接触于上表面201a上，且栅极806靠近漏极208侧的至少一部分区域堆叠且接触于场氧化区803的正上方。而高压元件850还包含场氧化区853，场氧化区853于纵向上，堆叠并接触于上表面201a上，且栅极856靠近漏极258侧的至少一部分区域堆叠且接触于场氧化区853的正上方。需说明的是，高压元件800与高压元件850镜像排列于该半导体基板201中，并共享高压阱区202、本体区205、本体极
205a、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211与第一隔绝极211a。

[0072] 图9A与图9B显示本发明的第八个实施例。图9A显示根据本发明的高压元件900与高压元件950的俯视示意图。在图9A中，II’剖线的剖面示意图如图9B所示。参照图9A与图9B，在本实施例中，于半导体基板201中形成绝缘区203，以定义操作区203a。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件900与高压元件950。

[0073] 于半导体基板201中，形成高压阱区902、本体区905、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211与第一隔绝极211a。本实施例与第七个实施例不同之处，在于：在第七个实施例中，高压阱区202的底部深度d5，深于本体区205的底部深度d6；而在本实施例中，高压阱区902的底部深度d5’，不深于本体区905的底部深度d6’。

[0074] 图10A与图10B显示本发明的第九个实施例。图10A显示根据本发明的高压元件1000与高压元件850的俯视示意图。在图10A中，JJ’剖线的剖面示意图如图10B所示。参照图
10A与图10B，在本实施例中，于半导体基板201中形成绝缘区203，以定义操作区203a。如图所示，在绝缘区203所定义的操作区203a中，包含了两镜像排列的高压元件1000与高压元件
1150。

[0075] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、纵向轻掺杂区1012与纵向轻掺杂区1162。本实施例与第七个实施例不同之处，在于：在本实施例中，高压元件1000与1150分别还包含纵向轻掺杂区1012与
1162。其中，纵向轻掺杂区1012邻接于本体区205与高压阱区202之间，且于纵向上，纵向轻掺杂区1012自上表面201a向下延伸至横向轻掺杂区209。纵向轻掺杂区1012具有第一导电型或该第二导电型，且纵向轻掺杂区1012具有杂质掺杂浓度，其例如但不限于低于高压阱区202的杂质掺杂浓度的十分之一。形成纵向轻掺杂区1012的方法，例如但不限于，在以离子注入工艺步骤形成高压阱区202时，以光阻层或其他屏蔽，遮蔽纵向轻掺杂区1012的定义区，避免离子束注入，而形成纵向轻掺杂区1012。

[0076] 图11A与图11B显示本发明的第十个实施例。图11A显示根据本发明的高压元件1100与高压元件1150的俯视示意图。在图11A中，KK’剖线的剖面示意图如图11B所示。参照图11A与图11B，在本实施例中，于半导体基板201中形成绝缘区1103，以定义操作区1103a。
如图所示，在绝缘区1103所定义的操作区1103a中，包含了两镜像排列的高压元件1100与高压元件1150。

[0077] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区1113、第二隔绝阱区1114与第二隔绝极1114a。本实施例与第七个实施例不同之处，在于：在本实施例中，高压元件1100还包含第二深阱区1113与第二隔绝阱区1114。其中，第二深阱区1113具有第二导电型，形成于半导体基板201中，且于纵向上，位于第一深阱区210与第一隔绝阱区211下方并接触于第一深阱区210与第一隔绝阱区211。第二隔绝阱区1114具有第二导电型，第二隔绝阱区1114位于第一隔绝阱区211外侧，且于上表面201a下方，围绕第一隔绝阱区211，并在纵向上，自上表面201a向下延伸至第二深阱区213，且与第二深阱区213连接。第二隔绝极214a形成于上表面201a下方并接触于上表面201a，并与第二隔绝阱区214电连接，用以作为第二隔绝阱区1114的电性接触点。需说明的是，高压元件1100与高压元件1150镜像排列于该半导体基板201中，并共享高压阱区
202、本体区205、本体极205a、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区1113、第二隔绝阱区1114与第二隔绝极1114a。

[0078] 图12A与图12B显示本发明的第十一个实施例。图12A显示根据本发明的高压元件1200与高压元件1250的俯视示意图。在图12A中，LL’剖线的剖面示意图如图12B所示。参照图12A与图12B，在本实施例中，于半导体基板201中形成绝缘区1103，以定义操作区1103a。
如图所示，在绝缘区1103所定义的操作区1103a中，包含了两镜像排列的高压元件1200与高压元件1250。

[0079] 于半导体基板201中，形成高压阱区1202、本体区1205、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区1113、第二隔绝阱区1114与第二隔绝极1114a。本实施例与第十个实施例不同之处，在于：在第十个实施例中，高压阱区202的底部深度d7，深于本体区205的底部深度d8；而在本实施例中，高压阱区1202的底部深度d7’，不深于本体区1205的底部深度d8’。

[0080] 图13A与图13B显示本发明的第十二个实施例。图13A显示根据本发明的高压元件1300与高压元件1150的俯视示意图。在图13A中，MM’剖线的剖面示意图如图13B所示。参照图13A与图13B，在本实施例中，于半导体基板201中形成绝缘区1103，以定义操作区1103a。
如图所示，在绝缘区1103所定义的操作区1103a中，包含了两镜像排列的高压元件1300与高压元件1350。

[0081] 于半导体基板201中，形成高压阱区202、本体区205、本体极205a、栅极806、栅极856、源极207、源极257、漏极208、漏极258、横向轻掺杂区209、第一深阱区210、第一隔绝阱区211、第一隔绝极211a、第二深阱区1113、第二隔绝阱区1114、第二隔绝极1114a、纵向轻掺杂区1312与纵向轻掺杂区1362。本实施例与第十个实施例不同之处，在于：在本实施例中，高压元件1300与1350分别还包含纵向轻掺杂区1312与1362。其中，纵向轻掺杂区1312邻接于本体区205与高压阱区202之间，且于纵向上，纵向轻掺杂区1312自上表面201a向下延伸至横向轻掺杂区209。纵向轻掺杂区1312具有第一导电型或该第二导电型，且纵向轻掺杂区
1312具有杂质掺杂浓度，其例如但不限于低于高压阱区202的杂质掺杂浓度的十分之一。形成纵向轻掺杂区1312的方法，例如但不限于，在以离子注入工艺步骤形成高压阱区202时，以光阻层或其他屏蔽，遮蔽纵向轻掺杂区1312的定义区，避免离子束注入，而形成纵向轻掺杂区1312。

[0082] 图14A-图14L显示本发明的第十三个实施例。图14A-图14L显示根据本发明的高压元件200与250制造方法的剖视示意图。首先，如图14A与图14B所示(图14A为俯视示意图，图14B为剖视示意图)，提供半导体基板201；其中，半导体基板201例如但不限于为P型硅基板，当然也可以为其他半导体基板。半导体基板21于一纵向(如图14B中的粗虚线箭头方向)上，具有相对的一上表面201a(为避免误解，上表面201a请参考如图14F中粗虚折线所示意)与一下表面201b。接着，形成第一深阱区210于半导体基板201中，且于纵向上，位于下表面201上方，接触或不接触于下表面201b；形成第一深阱区210的方法，例如但不限于由微影工艺、离子注入工艺(如图中细虚线箭头所示意)、与热工艺的工艺步骤所形成，此为本领域技术人员所熟知，在此不予赘述。接下来，请继续参阅图14A与图14B，形成第一隔绝阱区211于操作区(操作区的范围将于后详述)外侧，且于上表面201a下方，第一隔绝阱区211围绕操作区，并在纵向上，自上表面201a延伸至第一深阱区210，且与第一深阱区210连接，第一隔绝阱区211具有第一导电型。

[0083] 接下来，如图14C与图14D所示(图14C为俯视示意图，图14D为剖视示意图)，形成高压阱区202于半导体基板201中，高压阱区202具有第二导电型，且于纵向上，高压阱区202位于上表面201a下方并接触于上表面201a，且高压阱区202覆盖并连接于横向轻掺杂区209上，其中部分高压阱区202用以作为漂移区202a。形成高压阱区202的方法，例如但不限于由微影工艺、离子注入工艺(如图中细虚线箭头所示意)且例如以光阻202’为屏蔽、与热工艺的工艺步骤所形成，此为本领域技术人员所熟知，在此不予赘述。形成横向轻掺杂区209的方法，例如但不限于，于形成高压阱区202的步骤中，调整高压阱区202的深度，以使高压阱区202不与第一深阱区210接触，而具有一纵向间隙，以使横向轻掺杂区209形成于纵向间隙中。也就是说，在以离子注入工艺步骤形成高压阱区202时，调整离子注入工艺步骤的加速电压，使离子束注入的深度不会达到与第一深阱区210接触的深度，避免高压阱区202与第一深阱区210接触，而形成横向轻掺杂区209。

[0084] 接下来，如图14E与图14F所示(图14E为俯视示意图，图14F为剖视示意图)，于半导体基板201中形成绝缘区203，以定义操作区203a。其中，绝缘区203例如为浅沟槽绝缘(shallow trench isolation，STI)结构或如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区203a。

[0085] 接着如图14G与图14H所示，于半导体基板201中形成本体区205与本体极205a，都具有第一导电型，并位于操作区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a。其中部分本体区205用以作为开关通道区205b，且本体区205于上表面201a下方，由高压阱区202环绕其两侧及下方。接着形成第一隔绝极211a，用以作为第一隔绝阱区211的电性接点。

[0086] 接下来，如图14I与图14J所示，形成栅极206与256于上表面201a上，且于纵向上，栅极206与256堆叠并接触于上表面201a上，用以根据栅极电压，分别决定高压元件200与250导通或不导通。

[0087] 接下来，如图14K与图14L所示，形成源极207与257，与漏极208与258，其例如由微影工艺步骤(包含自对准工艺步骤)定义各区域，并分别以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入定义的区域内而形成。其中，源极207，与漏极208分别位于栅极206外部两侧下方。源极207位于元件区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a，且源极207于上表面201a下方，由本体区205环绕其两侧及下方，于横向上，源极207位于栅极206外的第一侧206a的下方，且在横向上，源极207与栅极206邻接。

[0088] 漏极208具有第二导电型，形成于半导体基板201中并位于元件区203a中，且于纵向上，位于上表面201a下方并接触于上表面201a，于横向上，漏极208位于栅极206外相对于第一侧206a的第二侧206b的下方，且在横向上，漏极208与栅极206由漂移区202a隔开，且漂移区202a在横向(如虚线箭头所示意的方向)上的长度根据正常操作时所承受的操作电压而调整。其中部分本体区205用以作为开关通道区205b(如图14E中，粗实框线所示意)。其中，本体区205、栅极206、源极207、与漏极208都位于操作区203a中。

[0089] 以上已针对较佳实施例来说明本发明，但以上所述，只是为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区等；再如，微影技术并不限于光罩技术，也可包含电子束微影技术；再如，导电型P型与N型可以互换，只需要其他区域也作相应的互换即可。本发明的范围应涵盖上述及其他所有等效变化。此外，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，例如，本发明也可应用于其他形式的高压元件中。由此可知，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，其组合方式甚多，在此不一一列举说明。因此，本发明的范围应涵盖上述及其他所有等效变化。