一种GOA电路转让专利
申请号 : CN201811605197.6
文献号 : CN109559698B
文献日 : 2020-09-01
发明人 : 宋乔乔
申请人 : 深圳市华星光电半导体显示技术有限公司
摘要 :
本发明涉及显示技术领域，尤其涉及一种GOA电路，所述GOA电路包括级联的多个GOA电路单元，第一数据信号线，第二数据信号线，第N级GOA电路输出信号Sn，第N级栅极输出信号线Gn，第N+2级栅极输出信号线Gn+2，多组N型与P型连接的薄膜晶体管。所述公共信号还与所述场效应管的源极相连。通过在级联的多个GOA电路中增加多个N型和P型的薄膜晶体管，从而实现在栅极信号输出级数不变的情况下，减少线的排布，减少GOA电路的数目，从而节省版图设计空间，实现超窄边框面板的设计，并且降低产品的生产成本。
权利要求 :
1.一种GOA电路，其特征在于，包括，
级联的多个GOA电路单元，GOA电路输出信号线，选择电路单元，栅极输出信号线，其中，所述选择电路单元中还包括：第一数据信号线、第二数据信号线、第一N型薄膜晶体管、第二N型薄膜晶体管、第一P型薄膜晶体管和第二P型薄膜晶体管；
N为正整数，第N级GOA电路单元与第N级GOA电路输出信号线S(N)连接，所述第N级GOA电路输出信号线S(N)与第N级选择电路单元连接；
当N为奇数时，所述第N级选择电路单元与第2N-1级栅极输出信号线G(2N-1)和第2N+1级栅极输出信号线G(2N+1)连接，且在同一个级联选择电路单元内，所述第一N型薄膜晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-1级栅极输出信号线G(2N-
1)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N+1级栅极输出信号线G(2N+1)；
当N为偶数时，所述第N级选择电路单元与第2N-2级栅极输出信号线G(2N-2)和第2N级栅极输出信号线G(2N)连接，且在同一个级联选择电路单元内，所述第一N型薄膜晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-2级栅极输出信号线G(2N-2)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N级栅极输出信号线G(2N)。
2.根据权利要求1所述的GOA电路，其特征在于，所述第一N型薄膜晶体管的漏极连接所述第二数据信号线，所述第一N型薄膜晶体管的栅极连接所述第一P型薄膜晶体管的栅极并连接所述第N级GOA电路输出信号S(N)，所述第一P型薄膜晶体管的源极连接所述第二N型薄膜晶体管的漏极并连接所述第一数据信号线，所述第二N型薄膜晶体管的栅极连接所述第二P型薄膜晶体管的栅极并连接所述第N级GOA电路输出信号S(N)，所述第二P型薄膜晶体管的源极连接所述第二数据信号线。
3.根据权利要求1所述的GOA电路，其特征在于，所述的GOA电路还包括时钟控制信号线，所述时钟控制信号线包括第一时钟信号CK1、第二时钟信号CK2，其中，所述级联的多个GOA电路单元交替的与所述第一时钟信号CK1和第二时钟信号CK2相连接。
4.根据权利要求1所述的GOA电路，其特征在于，每一个所述GOA电路单元实现两个栅极信号的输出。
5.根据权利要求4所述的GOA电路，其特征在于，所述GOA电路单元中有两个直流信号。
6.根据权利要求1所述的GOA电路，其特征在于，所述第一数据信号线为电压-6V的直流信号。
7.根据权利要求1所述的GOA电路，其特征在于，所述第二数据信号线为电压28V的直流信号。
8.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路的版图占据的宽度为
500um—1000um。
说明书 :
一种GOA电路
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种GOA电路。
背景技术
[0002] GOA(Gate Drive On Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体
管阵列基板之上，从而实现逐行扫描的驱动的方式，这样的设计，它既可以节省栅极集成电
路的成本，也能够缩减面板边框的宽度，对现在超窄边框设计非常有利，是未来面板设计的
一个重要技术。在GOA电路中，它具有两项基本的功能，一是输出扫描驱动信号，第二是位移
寄存功能，当第N个扫描驱动信号输出完成后，通过时钟控制进行第N+1个并依次传递下去。
管阵列基板之上，从而实现逐行扫描的驱动的方式，这样的设计，它既可以节省栅极集成电
路的成本，也能够缩减面板边框的宽度，对现在超窄边框设计非常有利，是未来面板设计的
一个重要技术。在GOA电路中，它具有两项基本的功能，一是输出扫描驱动信号，第二是位移
寄存功能，当第N个扫描驱动信号输出完成后，通过时钟控制进行第N+1个并依次传递下去。
[0003] 然而，现有GOA产品在实现栅极信号输出时需要多组时钟信号(Clock cycle，CK)和低频信号(Low Complexity，LC)和GOA电路(18个TFT和一个电容)的共同作用，并且，现有
产品对GOA电路充电和续传能力的要求也不断提高，对器件的频率、分辨率等性能参数的要
求也越来越高，同时伴随着器件数量的增加，TFT的尺寸和时钟信号的数目加大，使得电路
的布局变得复杂，放置电路的面板的面积也相应增大，导致现有电路面板的栅极边框变大。
产品对GOA电路充电和续传能力的要求也不断提高，对器件的频率、分辨率等性能参数的要
求也越来越高，同时伴随着器件数量的增加，TFT的尺寸和时钟信号的数目加大，使得电路
的布局变得复杂，放置电路的面板的面积也相应增大，导致现有电路面板的栅极边框变大。
[0004] 因此，现有的GOA电路中，电路数目较多并且电路的设计版图面积较大，不利于面板超窄边框的设计，并且成本较高的问题，需要提出进一步的完善和改进方案。
发明内容
[0005] 本发明提供一种GOA电路，以解决现有技术水平中GOA电路中电路数目较多，电路的设计版图占据空间较大，并且成本较高的问题。
[0006] 为解决上述技术问题，本发明提供的技术方案如下：
[0007] 根据本公开实施例，本发明提供了一种GOA电路，所述的GOA电路包括：
[0008] 级联的多个GOA电路单元，GOA电路输出信号，选择电路单元，栅极输出信号，
[0009] 其中，所述选择电路单元中还包括：第一数据信号线、第二数据信号线、第一N型薄膜晶体管、第二N型薄膜晶体管、第一P型薄膜晶体管和第二P型薄膜晶体管；
[0010] N为正整数，第N级GOA电路单元与第N级GOA电路输出信号线S(N)连接，所述第N级GOA电路输出信号线S(N)与第N级选择电路单元连接；
[0011] 当N为奇数时，所述第N级选择电路单元与第2N-1级栅极输出信号线G(2N-1)和第2N+1级栅极输出信号线G(2N+1)连接，且在同一个级联选择电路单元内，所述第一N型薄膜
晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-1级栅极输出信号线G
(2N-1)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第
2N+1级栅极输出信号线G(2N+1)；
晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-1级栅极输出信号线G
(2N-1)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第
2N+1级栅极输出信号线G(2N+1)；
[0012] 当N为偶数时，所述第N级选择电路单元与第2N-2级栅极输出信号线G(2N-2)和第2N级栅极输出信号线G(2N)连接，且在同一个级联选择电路单元内，所述第一N型薄膜晶体
管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-2级栅极输出信号线G(2N-
2)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N级
栅极输出信号线G(2N)。
管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-2级栅极输出信号线G(2N-
2)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N级
栅极输出信号线G(2N)。
[0013] 根据本发明的一优选实施例，所述第一N型薄膜晶体管的漏极连接所述第二数据信号线，所述第一N型薄膜晶体管的栅极连接所述第一P型薄膜晶体管的栅极并连接所述第
N级GOA电路输出信号S(N)，所述第一P型薄膜晶体管的源极连接所述第二N型薄膜晶体管的
漏极并连接所述第一数据信号线，所述第二N型薄膜晶体管的栅极连接所述第二P型薄膜晶
体管的栅极并连接所述第N级GOA电路输出信号S(N)，所述第二P型薄膜晶体管的源极连接
所述第二数据信号线。
N级GOA电路输出信号S(N)，所述第一P型薄膜晶体管的源极连接所述第二N型薄膜晶体管的
漏极并连接所述第一数据信号线，所述第二N型薄膜晶体管的栅极连接所述第二P型薄膜晶
体管的栅极并连接所述第N级GOA电路输出信号S(N)，所述第二P型薄膜晶体管的源极连接
所述第二数据信号线。
[0014] 根据本发明的一优选实施例，所述的GOA电路还包括时钟控制信号线，所述时钟控制信号线包括第一时钟信号CK1、第二时钟信号CK2，其中，所述级联的多个GOA电路单元交
替的与所述第一时钟信号CK1和第二时钟信号CK2相连接。
替的与所述第一时钟信号CK1和第二时钟信号CK2相连接。
[0015] 根据本发明的一优选实施例，每一个所述GOA电路单元实现两个栅极信号的输出。
[0016] 根据本发明的一优选实施例，所述GOA电路单元中有两个直流信号。
[0017] 根据本发明的一优选实施例，所述第一数据信号线为电压-6V的直流信号。
[0018] 根据本发明的一优选实施例，所述第二数据信号线为电压28V的直流信号。
[0019] 根据本发明的一优选实施例，所述GOA电路的版图占据的宽度为500um—1000um。
[0020] 综上所述，本发明的有益效果为：
[0021] 通过对现有的电路进行改进，通过在级联的多个GOA电路中增加多个N型和P型的薄膜晶体管，从而实现在栅极信号输出级数不变的情况下，减少线的排布，减少GOA电路的
数目，从而节省版图设计面积，实现超窄边框面板的设计，并且降低产品的生产成本。
数目，从而节省版图设计面积，实现超窄边框面板的设计，并且降低产品的生产成本。
附图说明
[0022] 为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些
实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附
图获得其他的附图。
实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附
图获得其他的附图。
[0023] 图1为本发明实施例中的面板栅极输出示意图；
[0024] 图2为本发明GOA电路中选择电路单元的内部电路图；
[0025] 图3为本发明GOA电路中选择电路单元的工作时序图。
具体实施方式
[0026] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本发明保护的范围。
本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本发明保护的范围。
[0027] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，
因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解
为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、
“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多
个”的含义是两个或两个以上，除非另有明确具体的限定。
因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解
为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、
“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多
个”的含义是两个或两个以上，除非另有明确具体的限定。
[0028] 本实施例中，如图1所示，图1为本发明实施例中的面板栅极输出示意图。在图1的电路中，包括，时钟控制信号线(CK1)1，时钟控制信号线(CK2)2，低频反转交流信号线(LC1)
3，低频反转交流信号线(LC2)4，VSS直流信号线5，多级GOA电路，与GOA电路连接并输出的输
出信号S1、S2……多个薄膜晶体管单元，以及输出的第N级栅极输出信号线Gn。GOA电路Gn类
似于一个移位寄存器的功能，时钟信号通过时钟控制信号线1、时钟控制信号线2、低频反转
交流信号线3以及低频反转交流信号线4，传输到GOA电路G(N)内，然后第一次传输出栅极信
号S(N)，此时，在本发明中，输出的栅极信号并没有直接输入到像素内，而是还需要经过多
个电路单元，经过每一个选择电路单元内部的转换后，在同一个级联的选择电路单元内，每
一个选择电路单元都重新输出两个栅极输出信号。具体的，当GOA电路1中输出栅极信号S1
后，栅极信号S1经过电路单元的作用，再分别输出栅极信号G1、栅极信号G3。
3，低频反转交流信号线(LC2)4，VSS直流信号线5，多级GOA电路，与GOA电路连接并输出的输
出信号S1、S2……多个薄膜晶体管单元，以及输出的第N级栅极输出信号线Gn。GOA电路Gn类
似于一个移位寄存器的功能，时钟信号通过时钟控制信号线1、时钟控制信号线2、低频反转
交流信号线3以及低频反转交流信号线4，传输到GOA电路G(N)内，然后第一次传输出栅极信
号S(N)，此时，在本发明中，输出的栅极信号并没有直接输入到像素内，而是还需要经过多
个电路单元，经过每一个选择电路单元内部的转换后，在同一个级联的选择电路单元内，每
一个选择电路单元都重新输出两个栅极输出信号。具体的，当GOA电路1中输出栅极信号S1
后，栅极信号S1经过电路单元的作用，再分别输出栅极信号G1、栅极信号G3。
[0029] 进一步的，如图1中所示，本揭示实施例提供的GOA电路包括多个级联单元10，在每一个级联单元10内包括GOA电路单元、GOA电路输出信号S(N)、选择电路单元n以及栅极输出
信号G(N)。
信号G(N)。
[0030] 在本揭示实施例中，对于第N级级联单元11和第N+1级级联单元12，本揭示实施例中以N为奇数为例进行阐述说明。此时，当N为奇数时，在同一个级联单元11内，在同一个级
联选择电路单元中，所述第N级选择电路单元N与第(2N-1)级栅极输出信号线G(2N-1)和第
(2N+1)级栅极输出信号线G(2N+1)连接。
联选择电路单元中，所述第N级选择电路单元N与第(2N-1)级栅极输出信号线G(2N-1)和第
(2N+1)级栅极输出信号线G(2N+1)连接。
[0031] 同理，当N为奇数时，则第(N+1)级为偶数，此时，第N+1级级联单元12在进行连接时，所述第(N+1)级选择电路单元与第(2N)级栅极输出信号线G(2N)和第(2N+2)级栅极输出
信号线G(2N+2)连接。
信号线G(2N+2)连接。
[0032] 同理，当第N级级联单元中的N为偶数时，则所述第N级选择电路单元与第(2N-2)级栅极输出信号线G(2N-2)和第(2N)级栅极输出信号线G(2N)连接。
[0033] 这样，以不同的信号时序使每一级的GOA电路能够分别输出两个栅极输出信号，因此，GOA电路的级数降低，能够有效的减少电路的数目，使得电路版图的空间变得更大，更有
利于超窄边框电路的设计。
利于超窄边框电路的设计。
[0034] 如图2所示，图2为本发明图1中GOA电路中电路单元的内部电路图。每一级所述GOA电路包括GOA电路单元、第一数据信号线1、第二数据信号线2、选择电路单元3，在选择电路
单元3内部具体还包括：第一N型薄膜晶体管T1、第一P型薄膜晶体管T2、第二N型薄膜晶体管
T3以及第二P型薄膜晶体管T4，第1级GOA电路输出信S 1号，栅极输出信号G1、栅极输出信号
G3。
单元3内部具体还包括：第一N型薄膜晶体管T1、第一P型薄膜晶体管T2、第二N型薄膜晶体管
T3以及第二P型薄膜晶体管T4，第1级GOA电路输出信S 1号，栅极输出信号G1、栅极输出信号
G3。
[0035] 同时结合图1，当为第N级时，当N为奇数时，在同一个级联选择电路单元内，所述第一N型薄膜晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-1级栅极输
出信号线G(2N-1)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并
连接所述第2N+1级栅极输出信号线G(2N+1)。
出信号线G(2N-1)，所述第二N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并
连接所述第2N+1级栅极输出信号线G(2N+1)。
[0036] 当N为偶数时，在同一个级联选择电路单元内，所述第一N型薄膜晶体管的源极连接所述第一P型薄膜晶体管的漏极并连接所述第2N-2级栅极输出信号线G(2N-2)，所述第二
N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N级栅极输出信
号线G(2N)。
N型薄膜晶体管的源极连接所述第二P型薄膜晶体管的漏极并连接所述第2N级栅极输出信
号线G(2N)。
[0037] 选择电路单元3内由多个N型和P型薄膜晶体管之间的并联或者是串联而形成，从而将多个薄膜晶体管集成在一起。其中，第一N型薄膜晶体管T1的漏极连接第二数据信号线
2，所述第一N型薄膜晶体管T1的栅极连接第一P型薄膜晶体管T2的栅极并连接第1级GOA电
路输出信号S1，第一N型薄膜晶体管T1的源极连接所述第一P型薄膜晶体管T2的漏极并连接
所述第1级栅极输出信号线G1，所述第一P型薄膜晶体管T2的源极连接所述第二N型薄膜晶
体管T3的漏极并连接所述第一数据信号线1，所述第二N型薄膜晶体管T3的栅极连接所述第
二P型薄膜晶体管T4的栅极并连接所述第1级GOA电路输出信号S1，所述第二N型薄膜晶体管
T3的源极连接所述第二P型薄膜晶体管T4的漏极并连接所述第3级栅极输出信号线G3，所述
第二P型薄膜晶体管T4的源极连接所述第二数据信号线2。
2，所述第一N型薄膜晶体管T1的栅极连接第一P型薄膜晶体管T2的栅极并连接第1级GOA电
路输出信号S1，第一N型薄膜晶体管T1的源极连接所述第一P型薄膜晶体管T2的漏极并连接
所述第1级栅极输出信号线G1，所述第一P型薄膜晶体管T2的源极连接所述第二N型薄膜晶
体管T3的漏极并连接所述第一数据信号线1，所述第二N型薄膜晶体管T3的栅极连接所述第
二P型薄膜晶体管T4的栅极并连接所述第1级GOA电路输出信号S1，所述第二N型薄膜晶体管
T3的源极连接所述第二P型薄膜晶体管T4的漏极并连接所述第3级栅极输出信号线G3，所述
第二P型薄膜晶体管T4的源极连接所述第二数据信号线2。
[0038] 经过选择电路单元3的处理，每一级GOA电路，实现了两组栅极信号的输出。如图3所示，图3为本发明中选择电路单元的工作时序图。具体的，在第一级GOA电路中，输出的栅
极信号S1，S 1为直流信号，当信号S1为低电平时，第一P型薄膜晶体管T2打开，第一薄膜晶
体管T1则关闭，此时，第一级GOA电路中输出的栅极信号G1为第一数据信号线1的信号；当信
号S1为高电平时，第一N型薄膜晶体管T1打开，第一P型薄膜晶体管T2则关闭，此时，第一级
GOA电路中输出的栅极信号G1为第二数据信号线2的信号。这样，电路就完成了栅极信号G1
的输出情况。
极信号S1，S 1为直流信号，当信号S1为低电平时，第一P型薄膜晶体管T2打开，第一薄膜晶
体管T1则关闭，此时，第一级GOA电路中输出的栅极信号G1为第一数据信号线1的信号；当信
号S1为高电平时，第一N型薄膜晶体管T1打开，第一P型薄膜晶体管T2则关闭，此时，第一级
GOA电路中输出的栅极信号G1为第二数据信号线2的信号。这样，电路就完成了栅极信号G1
的输出情况。
[0039] 同理，当第一级GOA电路中，信号S1为低电平时，第二P型薄膜晶体管T4打开，第二N型薄膜晶体管T3关闭，此时，电路中输出的栅极信号G3为第二数据信号线2的信号；当信号
S1为高电平时，第二N型薄膜晶体管T3打开，第二P型薄膜晶体管T4则关闭，此时，电路中输
出的栅极信号G3为第一数据信号线1的信号。这样，电路就完成栅极信号G3的输出情况。
S1为高电平时，第二N型薄膜晶体管T3打开，第二P型薄膜晶体管T4则关闭，此时，电路中输
出的栅极信号G3为第一数据信号线1的信号。这样，电路就完成栅极信号G3的输出情况。
[0040] 在本发明中，考虑到各个薄膜晶体管的阀值电压，以及时钟时信号和低频反转信号等的影响因素，高电位的电压设置为33V，栅极输出的高电位电压为28V，第一数据信号线
1上为-6V的直流信号，第二数据信号线2上为28V的直流信号，同时，本发明的GOA电路可以
使用在各种高清、超高清、8K等显示器产品上。
1上为-6V的直流信号，第二数据信号线2上为28V的直流信号，同时，本发明的GOA电路可以
使用在各种高清、超高清、8K等显示器产品上。
[0041] 通过选择电路单元3的作用，S 1输出了两级栅极信号，即实现了单一级的GOA电路输出两级栅极信号的功能，在显示器产品中，相比现有的768级GOA电路，本发明中的GOA电
路数目减少一半，只需要384级的GOA电路就能够实现。进一步说明，如果在现有面板的GOA
电路中，所占据的宽度为1000um—2000um，本发明的GOA电路，由于节省了一半的GOA电路，
故电路版图宽度降为500um—1000um。因此，这种外围的电路设计，对超窄边框产品来说，会
更加的有利。
路数目减少一半，只需要384级的GOA电路就能够实现。进一步说明，如果在现有面板的GOA
电路中，所占据的宽度为1000um—2000um，本发明的GOA电路，由于节省了一半的GOA电路，
故电路版图宽度降为500um—1000um。因此，这种外围的电路设计，对超窄边框产品来说，会
更加的有利。
[0042] 从上述实施例可以看出，本设计发明的一种GOA电路，通过在级联的多个GOA电路中增加多个N型和P型的薄膜晶体管，从而实现在栅极信号输出级数不变的情况下，减少线
的排布，减少GOA电路的数目，从而节省版图设计宽度，实现超窄边框面板的设计，并且降低
产品的生产成本。
的排布，减少GOA电路的数目，从而节省版图设计宽度，实现超窄边框面板的设计，并且降低
产品的生产成本。
[0043] 以上对本发明实施例所提供的一种GOA电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明
的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例
所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替
换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例
所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替
换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。