半导体装置

摘要

本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；蓄积区，其在半导体基板的内部设置在漂移区与基区的下表面之间，且该蓄积区的第二导电型的载流子的迁移率比漂移区和基区的第二导电型的载流子的迁移率小；栅极沟槽部，其从半导体基板的上表面形成到半导体基板的内部，与基区接触；以及载流子通过区，其在半导体基板的内部设置在蓄积区与栅极沟槽部之间的至少一部分区域，且该载流子通过区的第二导电型的载流子的迁移率比蓄积区的第二导电型的载流子的迁移率大。

权利要求

1.一种半导体装置，其特征在于，具备：

半导体基板，其具有第一导电型的漂移区；

第二导电型的基区，其在所述半导体基板的内部设置于所述漂移区的上方；

蓄积区，其在所述半导体基板的内部设置于所述漂移区与所述基区的下表面之间，且该蓄积区的第二导电型的载流子的迁移率比所述漂移区和所述基区的第二导电型的载流子的迁移率小；

多个沟槽部，其在所述半导体基板的上表面排列，并从所述半导体基板的上表面形成至所述半导体基板的内部，且包含与所述基区接触的至少一个栅极沟槽部；

载流子通过区，其在所述半导体基板的内部设置在所述蓄积区与所述栅极沟槽部之间的至少一部分区域，且该载流子通过区的第二导电型的载流子的迁移率比所述蓄积区的第二导电型的载流子的迁移率大；

第一导电型的发射区，其在所述半导体基板的内部形成于所述基区的上方，且掺杂浓度比所述漂移区的掺杂浓度高；以及台面部，其被所述多个沟槽部所夹，且与所述至少一个栅极沟槽部接触，所述发射区和所述基区设置于所述台面部，且所述基区在所述台面部设置到比所述至少一个栅极沟槽部的下端靠下方的位置，所述蓄积区在所述台面部设置于比所述至少一个栅极沟槽部的下端靠下方的位置，并且设置于比所述基区靠下方的位置，所述蓄积区设置为在所述多个沟槽部的排列方向上与所述多个沟槽部间的整个所述基区重叠，所述蓄积区在所述至少一个栅极沟槽部的下部相互分离。

2.根据权利要求1所述的半导体装置，其特征在于，所述蓄积区是掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的区域。

3.根据权利要求1所述的半导体装置，其特征在于，所述蓄积区含有氧化区域、氮化区域和碳化区域中的至少一种高电阻区域。

4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述载流子通过区为所述漂移区的一部分。

5.根据权利要求1所述的半导体装置，其特征在于，所述蓄积区以还与所述栅极沟槽部的下表面的一部分重叠的方式设置。

6.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体装置还具备虚设沟槽部，所述虚设沟槽部从所述半导体基板的上表面形成至所述半导体基板的内部，且与所述基区接触，在所述虚设沟槽部与所述蓄积区之间未设置所述载流子通过区。

7.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述蓄积区设置于比所述栅极沟槽部的下端靠下方的位置。

8.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：虚设沟槽部，所述虚设沟槽部从所述半导体基板的上表面形成至所述半导体基板的内部，所述台面部被夹在所述至少一个栅极沟槽部与所述虚设沟槽部之间，所述基区设置于所述台面部，且以与所述虚设沟槽部和所述至少一个栅极沟槽部这两方邻接的方式设置，在所述台面部中，与所述虚设沟槽部邻接的所述基区距所述半导体基板的上表面的深度比与所述至少一个栅极沟槽部邻接的所述基区距所述半导体基板的上表面的深度深。

9.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体装置还具备虚设沟槽部，所述虚设沟槽部从所述半导体基板的上表面形成至所述半导体基板的内部，所述基区以与所述虚设沟槽部和所述至少一个栅极沟槽部这两方邻接的方式设置，所述虚设沟槽部具有：虚设绝缘膜，其形成于沟槽内壁；以及

虚设导电部，其被所述虚设绝缘膜包围，

在所述虚设沟槽部的底部的至少一部分未形成所述虚设绝缘膜，所述虚设导电部在所述虚设沟槽部的底部与所述半导体基板接触。

10.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述至少一个栅极沟槽部在所述半导体基板的上表面沿着预先确定的直线方向设置，所述半导体装置还具备：

第二导电型的接触区，其在所述半导体基板的内部形成于所述基区的上方，且掺杂浓度比所述基区的掺杂浓度高，在所述半导体基板的上表面，所述发射区和所述接触区沿着所述直线方向交替地露出，所述载流子通过区还设置于所述发射区的下方。

11.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述至少一个栅极沟槽部在所述半导体基板的上表面沿着预先确定的直线方向设置，所述半导体装置还具备：

第二导电型的接触区，其在所述半导体基板的内部形成于所述基区的上方，且掺杂浓度比所述基区的掺杂浓度高，在所述半导体基板的上表面，所述发射区和所述接触区沿着所述直线方向交替地露出，所述载流子通过区还设置于所述接触区的下方。

12.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体装置具备：晶体管部，其设置于所述半导体基板，且在与所述半导体基板的下表面邻接的区域具有第二导电型的集电区；以及二极管部，其设置于所述半导体基板，且在与所述半导体基板的下表面邻接的区域具有第一导电型的阴极区，所述晶体管部具有所述漂移区、所述基区、所述蓄积区、所述至少一个栅极沟槽部、所述载流子通过区和所述发射区，所述二极管部具有：

所述漂移区；

所述基区；以及

虚设沟槽部，其从所述半导体基板的上表面形成至所述半导体基板的内部。

13.根据权利要求12所述的半导体装置，其特征在于，在所述二极管部中，在所述基区与所述漂移区之间未设置所述蓄积区。

14.一种半导体装置，其特征在于，具备：

半导体基板，其具有第一导电型的漂移区；

第二导电型的基区，其在所述半导体基板的内部设置于所述漂移区的上方；

蓄积区，其在所述半导体基板的内部设置在所述漂移区与所述基区的下表面之间，且该蓄积区的第二导电型的载流子的迁移率比所述漂移区和所述基区的第二导电型的载流子的迁移率小；

栅极沟槽部，其从所述半导体基板的上表面形成至所述半导体基板的内部，且与所述基区接触；以及载流子通过区，其在所述半导体基板的内部设置在所述蓄积区与所述栅极沟槽部之间的至少一部分区域，且该载流子通过区的第二导电型的载流子的迁移率比所述蓄积区的第二导电型的载流子的迁移率大，所述栅极沟槽部具有：

上侧部分，其与所述半导体基板的上表面邻接；以及下侧部分，其设置于所述上侧部分下方，且比所述上侧部分细，所述基区以与所述上侧部分邻接的方式设置，

所述蓄积区设置在与所述下侧部分相对的位置，所述载流子通过区设置在所述蓄积区与所述下侧部分之间。

15.根据权利要求14所述的半导体装置，其特征在于，所述半导体装置具备：晶体管部，其设置于所述半导体基板，且在与所述半导体基板的下表面邻接的区域具有第二导电型的集电区；以及二极管部，其设置于所述半导体基板，且在与所述半导体基板的下表面邻接的区域具有第一导电型的阴极区，所述晶体管部具有所述漂移区、所述基区、所述蓄积区、所述栅极沟槽部和所述载流子通过区，所述二极管部具有：

所述漂移区；

所述基区；以及

虚设沟槽部，其从所述半导体基板的上表面形成至所述半导体基板的内部。

16.根据权利要求15所述的半导体装置，其特征在于，在所述二极管部中，在所述基区与所述漂移区之间未设置所述蓄积区。

17.根据权利要求14所述的半导体装置，其特征在于，所述半导体装置具备第一导电型的发射区，所述第一导电型的发射区形成于所述基区的上方，且掺杂浓度比所述漂移区的掺杂浓度高，所述蓄积区以与整个所述基区重叠的方式设置。

18.根据权利要求1或14所述的半导体装置，其特征在于，所述蓄积区以在所述半导体基板的深度方向上与所述基区分离的方式设置。

19.根据权利要求1或14所述的半导体装置，其特征在于，所述蓄积区以与所述基区接触的方式设置，且以与整个所述基区重叠的方式设置。

说明书

半导体装置

技术领域

[0001] 本发明涉及半导体装置。

背景技术

[0002] 以往，已知在包含IGBT(绝缘栅双极型晶体管)等的半导体装置中，在P型的基区与N型的漂移区之间设置有掺杂浓度高的N型的蓄积区的结构(例如，参照专利文献1)。

[0003] 专利文献1：日本特开2005‑347289号公报

发明内容

[0004] 技术问题

[0005] 通过设置蓄积区，从而在蓄积区的下方蓄积空穴。因此，能够降低半导体装置的导通电压。但是，如果载流子蓄积效果变得过高，则在关断时等难以将空穴引出到发射极侧。因此，例如有时导致关断损耗增大。

[0006] 技术方案

[0007] 在本发明的一个方式中，提供具备半导体基板的半导体装置，半导体基板具有第一导电型的漂移区。半导体基板可以具有设置于漂移区的上方的第二导电型的基区。半导体基板可以具有设置于漂移区与基区的下表面之间的蓄积区。蓄积区的第二导电型的载流子的迁移率可以比漂移区和基区的第二导电型的载流子的迁移率小。半导体基板可以具有从半导体基板的上表面形成到半导体基板的内部的栅极沟槽部。栅极沟槽部可以与基区接触。半导体基板可以具有设置在蓄积区与栅极沟槽部之间的至少一部分区域的载流子通过区。载流子通过区的第二导电型的载流子的迁移率可以比蓄积区的第二导电型的载流子的迁移率大。

[0008] 蓄积区可以是掺杂浓度比漂移区的掺杂浓度高的第一导电型的区域。蓄积区可以含有氧化区域、氮化区域和碳化区域中的至少一种高电阻区域。载流子通过区可以为漂移区的一部分。

[0009] 蓄积区可以以与整个基区重叠的方式设置。蓄积区可以以还与栅极沟槽部的下表面的一部分重叠的方式设置。

[0010] 半导体基板可以具备从半导体基板的上表面形成到半导体基板的内部的虚设沟槽部。虚设沟槽部可以与基区接触。在虚设沟槽部与蓄积区之间未设置载流子通过区。蓄积区可以设置于比栅极沟槽部的下端靠下方的位置。与虚设沟槽部邻接的基区距上述半导体基板的上表面的深度可以比与栅极沟槽部邻接的基区距上述半导体基板的上表面的深度深。

[0011] 虚设沟槽部可以具有形成于沟槽内壁的虚设绝缘膜和被虚设绝缘膜包围的虚设导电部。在虚设沟槽部的底部的至少一部分可以未形成虚设绝缘膜。虚设导电部在虚设沟槽部的底部可以与半导体基板接触。

[0012] 栅极沟槽部可以在半导体基板的上表面沿着预先确定的直线方向设置。半导体基板可以具有形成于基区的上方，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的发射区。半导体基板可以具有形成在基区的上方，且掺杂浓度比基区的掺杂浓度高的第二导电型的接触区。在半导体基板的上表面，发射区和接触区可以沿着直线方向交替地露出。载流子通过区还可以设置于发射区的下方。载流子通过区还可以设置于接触区的下方。

[0013] 栅极沟槽部可以具有与半导体基板的上表面邻接的上侧部分和设置于上侧部分下方且比上侧部分细的下侧部分。基区可以以与上侧部分邻接的方式设置。蓄积区可以设置在与下侧部分相对的位置。载流子通过区可以设置在蓄积区与下侧部分之间。

[0014] 半导体装置可以具备设置于半导体基板且在与半导体基板的下表面邻接的区域具有第二导电型的集电区的晶体管部。半导体装置可以具备设置于半导体基板且在与半导体基板的下表面邻接的区域具有第一导电型的阴极区的二极管部。晶体管部可以具有漂移区、基区、蓄积区、栅极沟槽部和载流子通过区。二极管部可以具有漂移区、基区以及从半导体基板的上表面形成到半导体基板的内部的虚设沟槽部。在二极管部中，在基区与漂移区之间可以未设置蓄积区。

[0015] 蓄积区可以在半导体基板的深度方向上与基区分离地设置。

[0016] 上述的发明内容未列举本发明的所有特征。这些特征群的子组合也能够成为发明。

附图说明

[0017] 图1是局部地表示本发明的实施方式的半导体装置100的上表面的图。

[0018] 图2A是表示图1中的a‑a截面的一个例子的图。

[0019] 图2B是表示图1中的a‑a截面的其他例的图。

[0020] 图3A是放大了被栅极沟槽部40和虚设沟槽部30所夹的1个台面部71附近的截面图。

[0021] 图3B是表示图3A的Z‑Z位置处的掺杂浓度分布的一个例子的图。

[0022] 图3C是放大了图2B所示的例子中的、被栅极沟槽部40和虚设沟槽部30所夹的1个台面部71附近的截面图。

[0023] 图3D是表示图3C的Z‑Z位置处的掺杂浓度分布的一个例子的图。

[0024] 图4A是放大了台面部71附近的截面图的其他例。

[0025] 图4B是放大了台面部71附近的截面图的其他例。

[0026] 图5A是放大了台面部71附近的截面图的其他例。

[0027] 图5B是放大了台面部71附近的截面图的其他例。

[0028] 图6是放大了台面部71附近的截面图的其他例。

[0029] 图7是放大了台面部71附近的截面图的其他例。

[0030] 图8是放大了台面部71附近的截面图的其他例。

[0031] 图9是局部地表示本发明的实施方式的半导体装置200的上表面的图。

[0032] 图10是表示图1中的b‑b截面的一个例子的图。

[0033] 图11是表示蓄积区16和载流子通过区17的配置例的俯视图。

[0034] 图12是表示蓄积区16和载流子通过区17的配置例的俯视图。

[0035] 图13是表示蓄积区16和载流子通过区17的配置例的俯视图。

[0036] 图14是表示蓄积区16和载流子通过区17的配置例的俯视图。

[0037] 图15是局部地表示本发明的实施方式的半导体装置300的上表面的图。

[0038] 图16A是表示图15中的f‑f截面的一个例子的图。

[0039] 图16B是表示图15中的f‑f截面的其他例的图。

[0040] 图17A是表示图15中的f‑f截面的其他例的图。

[0041] 图17B是表示图15中的f‑f截面的其他例的图。

[0042] 图18A是表示图15中的f‑f截面的其他例的图。

[0043] 图18B是表示图15中的f‑f截面的其他例的图。

[0044] 图19A是表示图15中的f‑f截面的其他例的图。

[0045] 图19B是表示图15中的f‑f截面的其他例的图。

[0046] 符号说明

[0047] 10···半导体基板，11···阱区，12···发射区，14···基区，15···接触区，16···蓄积区，17···载流子通过区，18···漂移区，20···缓冲区，
22···集电区，26···层间绝缘膜，30···虚设沟槽部，32···虚设绝缘膜，
34···虚设导电部，35···下表面，36···下表面，40···栅极沟槽部，41···延伸部，42···栅极绝缘膜，43···前端部，44···栅极导电部，45···栅极布线，
46···栅极金属层，52···发射极，54、55、56···接触孔，57···连接部，
58···集电极，60···间隙，61···端部，62···端部，63···上侧部分，
64···下侧部分，65···上侧部分，66···下侧部分，67···区域，70···栅极邻接区，71···台面部，80···虚设邻接区，82···阴极区，97···晶体管部，
98···二极管部，100···半导体装置，200···半导体装置，300···半导体装置。

具体实施方式

[0048] 以下，通过发明的实施方式说明本发明，但以下的实施方式并非限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。

[0049] 在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向或在半导体装置的贴装时向基板等的安装方向。在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术内容。将半导体基板的深度方向作为Z轴。

[0050] 在本说明书中，使用“发射极”、“集电极”的术语，但半导体装置不限于IGBT。MOSFET等晶体管中的“源极”和“漏极”也可以包括在本说明书中的“发射极”和“集电极”的术语的范围内。

[0051] 在各实施例中，示出使第一导电型为N型，使第二导电型为P型的例子，但是也可以使第一导电型为P型，使第二导电型为N型。此时，各实施例中的基板、层、区域等的导电型分别为相反的极性。

[0052] 在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。在本说明书中，有时将施主和受主的浓度差作为掺杂浓度(也称为净掺杂浓度或载流子浓度)。另外，有时将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。

[0053] 图1是局部地表示本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是包含IGBT等晶体管的半导体芯片。在图1中，示出芯片端部周边的芯片上表面，省略其他区域。

[0054] 另外，在图1中示出半导体装置100中的半导体基板的有源区，半导体装置100可以包围有源区而具有边缘终端结构部。有源区是指在将半导体装置100控制为导通状态时有电流流过的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面场结构和组合了这些结构而成的结构。

[0055] 本例的半导体装置100具备形成于半导体基板的内部的栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15、蓄积区16和阱区11。蓄积区16在半导体基板的上表面不露出。在图1中，用虚线表示在与半导体基板的上表面平行的XY面内形成蓄积区16的区域。在本例中，在该面内设置有相互分离的多个蓄积区16。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射极52和栅极金属层46。发射极52和栅极金属层46相互分离地设置。

[0056] 在发射极52和栅极金属层46与半导体基板的上表面之间形成有层间绝缘膜，但是在图1中省略了。在本例的层间绝缘膜中，以贯通该层间绝缘膜的方式形成接触孔54、接触孔55和接触孔56。

[0057] 发射极52通过接触孔54而与半导体基板的上表面的发射区12、接触区15和基区14接触。本例的接触孔54形成于各个沟槽部之间。另外，发射极52通过接触孔56而与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部57。连接部57隔着热氧化膜等绝缘膜形成于半导体基板的上表面。在本例中，接触孔56配置于虚设沟槽部30在X轴方向上的前端。

[0058] 栅极金属层46通过接触孔55与栅极布线45接触。栅极布线45由掺杂了杂质的多晶硅等形成。在栅极布线45与半导体基板之间形成有热氧化膜等绝缘膜。栅极布线45在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极布线45不与虚设沟槽部30内的虚设导电部连接。本例的栅极布线45从接触孔55的下方起形成到栅极沟槽部40的前端部43。在栅极沟槽部40的前端部43，栅极导电部在半导体基板的上表面露出，与栅极布线45接触。

[0059] 发射极52和栅极金属层46由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝‑硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的势垒金属。此外，在接触孔内可以具有以与势垒金属和铝等接触的方式埋入钨等而形成的插塞。

[0060] 1个以上的栅极沟槽部40和1个以上的虚设沟槽部30以预定的间隔在半导体基板的上表面沿着预定的排列方向(短边方向)排列。图1中的排列方向为Y轴方向。

[0061] 本例的栅极沟槽部40可以具有：沿着与半导体基板的上表面平行且与排列方向垂直的延伸方向(长边方向，在本例中为X轴方向)呈直线形状延伸的2个延伸部41(沿着延伸方向为直线状的沟槽的部分)；在延伸部41的前端将2个延伸部41连接的前端部43。优选前端部43的至少一部分在半导体基板的上表面呈曲线状形成。通过将栅极沟槽部40的2个延伸部41的前端连接，从而能够缓和延伸部41的端部处的电场集中。

[0062] 在栅极沟槽部40的各个延伸部41之间设置有1个以上的虚设沟槽部30。虚设沟槽部30可以与栅极沟槽部40同样地具有将2个延伸部的前端连接的前端部。在本例中，在栅极沟槽部40的各个延伸部41之间形成有具有2个延伸部和前端部的虚设沟槽部30。其他例的虚设沟槽部30可以不具有前端部而为直线形状。虚设沟槽部30设置于不与栅极布线45重叠的位置。

[0063] 发射极52形成于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。阱区11与有源区的接触孔54的长边方向的、栅极金属层46设置侧的端部分离地在预定的范围内形成。阱区11为第二导电型，扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的、栅极金属层46侧的一部分区域形成于阱区11。虚设沟槽部30的延伸方向的端部和前端部的底部可以被阱区11覆盖。

[0064] 在被各沟槽部所夹的台面部71形成有基区14。台面部71是指在半导体基板的被沟槽部所夹的区域中比沟槽部最深的底部靠上表面侧的区域。阱区11为第二导电型。基区14是掺杂浓度比阱区11低的P‑型，阱区11为P+型。

[0065] 在台面部71的基区14的上表面形成有掺杂浓度比基区14高的P+型的接触区15。阱区11可以与有源区中的接触区15之中的配置于沟槽部的延伸方向上最靠端部处的接触区15向栅极金属层46的方向分离而形成。另外，在基区14的上表面选择性地形成有掺杂浓度比半导体基板高的N+型的发射区12。

[0066] 接触区15和发射区12分别从相邻的一个沟槽部形成到另一个沟槽部。接触区15和发射区12以沿着沟槽部的延伸方向(X轴方向)交替地在半导体基板的上表面露出的方式形成。接触区15和发射区12可以分别沿着各沟槽部的延伸方向以预定的长度与相邻的一个沟槽部或另一个沟槽部接触。

[0067] 在其他例的台面部71中，接触区15和发射区12可以沿着延伸方向形成为条纹状。例如在与沟槽部邻接的区域形成发射区12，在被发射区12所夹的区域形成接触区15。

[0068] 接触孔54形成在接触区15和发射区12的各区域的上方。接触孔54不形成在与基区14和阱区11相对应的区域。

[0069] 图2A是表示图1中的a‑a截面的一个例子的图。本例的a‑a截面是穿过发射区12的YZ面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜26、发射极52和集电极58。层间绝缘膜26例如是添加了硼和磷等杂质的硅酸盐玻璃。层间绝缘膜26选择性地形成在半导体基板10的上表面。发射极52形成在半导体基板10和层间绝缘膜26的上表面。集电极58形成在半导体基板10的下表面。

[0070] 半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。

[0071] 半导体基板10具有N‑型的漂移区18。本例的漂移区18是半导体基板10中的未形成发射区12、基区14、蓄积区16、缓冲区20和集电区22而残留的区域。

[0072] 在半导体基板10的上表面与漂移区18之间形成P‑型的基区14。换言之，在半导体基板10的内部，在漂移区18的上方形成有基区14。基区14可以是通过从半导体基板10的上表面注入硼等P型的杂质而形成的。

[0073] 在基区14的上表面形成有N+型的发射区12。发射区12可以是通过从半导体基板10的上表面注入磷、砷等N型的杂质而形成的。

[0074] 在半导体基板10的内部，在漂移区18与基区14之间形成有蓄积区16。蓄积区16是第二导电型(在本例中为P型)的载流子(在本例中为空穴)的迁移率比漂移区18和基区14小的区域。换言之，蓄积区16是与未设置蓄积区16的情况相比，在半导体装置100的导通时使蓄积于蓄积区16的下方的空穴浓度上升的区域。

[0075] 作为一个例子，蓄积区16是掺杂浓度比漂移区18高的N+型的区域。在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。例如，在漂移区18和基区14之间，可以将与漂移区18的掺杂浓度的平均值相比具有10倍以上的掺杂浓度的区域作为蓄积区16。蓄积区16的掺杂浓度可以为漂移区18的掺杂浓度的50倍以上，也可以为100倍以上。蓄积区16可以是通过从半导体基板10的上表面注入磷或质子等N型的杂质而形成的。

[0076] 其他例的蓄积区16含有氧化区域、氮化区域和碳化区域中的至少一种高电阻区域。高电阻区域是电阻比漂移区18的电阻高的区域。例如，通过在半导体基板10的内部注入氧离子并进行热处理，从而能够将注入了氧离子的区域氧化而高电阻化。

[0077] 栅极沟槽部40和虚设沟槽部30从半导体基板10的上表面形成到半导体基板10的内部，在侧壁与发射区12和基区14接触。本例的栅极沟槽部40和虚设沟槽部30以从半导体基板10的上表面贯穿发射区12和基区14的方式形成。

[0078] 本例的栅极沟槽部40和虚设沟槽部30的底部配置在漂移区18内。应予说明，沟槽部贯穿掺杂区域不限于以在形成掺杂区域之后形成沟槽部的顺序制造的结构。在形成沟槽部之后，在沟槽部之间形成掺杂区域的结构也被包括在沟槽部贯穿掺杂区域的结构中。

[0079] 缓冲区20形成在漂移区18的下表面侧。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达P+型的集电区22的场截止层发挥功能。在缓冲区20的下表面侧形成P+型的集电区22。

[0080] 栅极沟槽部40具有栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部被栅极绝缘膜42覆盖。换言之，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。

[0081] 栅极导电部44包括在深度方向上隔着栅极绝缘膜42至少与邻接的基区14对置的区域。该截面中的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜26覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反转层形成的沟道。

[0082] 本例的虚设沟槽部30具有虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成在虚设沟槽部30的内部，且被虚设绝缘膜32覆盖。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面中的虚设沟槽部30在半导体基板10的上表面被层间绝缘膜26覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸的曲面状(在截面中为曲线状)。

[0083] 通过设置虚设沟槽部30，从而能够提高载流子的蓄积效果并促进电导率调制，能够降低导通电压。另外，通过调整虚设沟槽部30相对于栅极沟槽部40的比例，能够调整半导体装置100的开关速度。

[0084] 本例的蓄积区16形成为在蓄积区16与栅极沟槽部40的底部的至少一部分区域之间具有间隙60。该间隙60是不经由蓄积区16地将漂移区18与基区14连接的路径。通过设置该间隙60，从而能够设置在半导体装置100的关断时等从漂移区18不经由蓄积区16地向基区14引出空穴的路径，能够提高半导体装置100关断时的破坏耐量(关断耐量)。另外，能够降低关断损耗。应予说明，蓄积区16可以形成为在蓄积区16与虚设沟槽部30的底部的至少一部分区域之间也具有将漂移区18与基区14连接的间隙60。

[0085] 图2B是表示图1中的a‑a截面的其他例的图。本例的半导体装置100的蓄积区16的位置与图2A所示的半导体装置100不同。其他结构可以与图2A所示的半导体装置100相同。

[0086] 本例的蓄积区16以在Z轴方向上与基区14分离的方式配置。在基区14与蓄积区16之间可以设置漂移区18，也可以设置掺杂浓度比蓄积区16低的N型的区域。

[0087] 在本例中，蓄积区16形成为在蓄积区16与沟槽部的底部的至少一部分区域之间具有间隙60。由此，能够提高半导体装置100关断时的破坏耐量(关断耐量)。另外，能够降低关断损耗。另外，由于蓄积区16与基区14分离，所以能够抑制蓄积区16与基区14之间的电场强度增加，能够抑制耐压降低。

[0088] 图3A是放大了图2A所示的例子中的被栅极沟槽部40和虚设沟槽部30所夹的1个台面部71附近的截面图。如上所述，在蓄积区16与栅极沟槽部40之间的至少一部分区域存在未设置蓄积区16的区域(间隙60)。该区域的第二导电型的载流子的迁移率比蓄积区16大。在本说明书中，将载流子穿过该区域(间隙60)而通过的区域称为载流子通过区17。换言之，载流子通过区17是以间隙60为大致中心的其前后的区域。

[0089] 本例的载流子通过区17包括漂移区18的一部分。换言之，本例的载流子通过区17包括与基区14邻接的漂移区18中的未形成蓄积区16而残留的部分。

[0090] 本例的蓄积区16设置于比栅极沟槽部40的下端靠下侧的位置。蓄积区16以在该截面中与基区14的整个下表面重叠的方式设置。基区14的下表面是指从Z轴的负侧(即，集电区22侧)看的基区14的整个面。蓄积区16与基区14的整个下表面重叠是指从集电区22侧看时基区14的整个下表面被蓄积区16覆盖的状态。作为一个例子，蓄积区16的Y轴方向的宽度与被2个沟槽部所夹的台面部71的宽度相同，或者比被2个沟槽部所夹的台面部71的宽度大。

[0091] 从集电极侧看时，如果存在未被蓄积区16覆盖的基区14，则有时载流子蓄积效果急剧降低而导通电压上升。通过以在Y轴方向上至少覆盖基区14的整个下表面的方式设置蓄积区16，从而能够提高载流子蓄积效果而减小导通电压。

[0092] 另外，通过设置载流子通过区17，从而能够在关断时等适当地引出载流子。由于在关断时施加使空穴向发射极侧移动的偏压，所以即使用蓄积区16覆盖整个基区14，也通过设置载流子通过区17而将空穴引出到发射极侧。因此，能够提高半导体装置100的耐量，另外，能够降低关断损耗。

[0093] 特别是，由于在栅极沟槽部40的附近形成电子电流流通的沟道，所以空穴也容易通过栅极沟槽部40的附近。通过与栅极沟槽部40的底部接触地设置载流子通过区17，从而能够在关断时等高效地引出空穴。载流子通过区17在X轴方向上可以连续地设置，也可以分散地设置。例如，可以在栅极沟槽部40的底部附近，在X轴方向上的一部分范围设置载流子通过区17，在其他部分的范围不设置载流子通过区17。另外，载流子通过区17也可以设置在与虚设沟槽部30的底部接触的区域。

[0094] 另外，蓄积区16可以覆盖比基区14广阔的范围。例如在图3A的截面中，蓄积区16可以以与栅极沟槽部40的下表面35的一部分重叠的方式设置。同样地，蓄积区16也可以以与虚设沟槽部30的下表面36的一部分重叠的方式设置。另外，蓄积区16可以与虚设沟槽部30的下表面36连接。换言之，在虚设沟槽部30的下表面附近可以不设置载流子通过区17。

[0095] 图3B是表示图3A的Z‑Z位置处的掺杂浓度分布的一个例子的图。在本例中，将蓄积区16中的掺杂浓度的峰值记为Np，将峰位置记为xp，将漂移区18中的掺杂浓度记为N0。另外，将基区14的受主浓度与配置在基区14之下的N型区域的施主浓度一致的深度位置(即，pn结的位置)记为xj，将深度位置xj处的受主和施主的浓度记为N1。

[0096] 在本说明书中，将浓度N1比浓度N0的10倍大的状态作为蓄积区16与基区14接触的状态。蓄积区16的峰位置xp位于相对于基板上表面越深的位置，浓度N1越低。

[0097] 图3C是放大了图2B所示的例子中的被栅极沟槽部40和虚设沟槽部30所夹的1个台面部71附近的截面图。在本说明书中，将基区14的下端(即，位置xj)与蓄积区16的上端之间的距离记为D。

[0098] 图3D是表示图3C的Z‑Z位置处的掺杂浓度分布的一个例子的图。在本例中，浓度N1为浓度N0的10倍以下。在本说明书中，将浓度N1为浓度N0的10倍以下的状态作为蓄积区16与基区14分离的状态。

[0099] 应予说明，将蓄积区16的掺杂浓度为峰浓度Np的一半0.5Np的深度位置记为xb、xa。位置xb为基区14侧的位置，位置xa为漂移区18侧的位置。将蓄积区16与基区14之间的距离D设为从深度位置xj到深度位置xb为止的z轴方向上的距离。

[0100] 距离D可以为从基板上表面到深度位置xj为止的距离以下，也可以为该距离的一半以下。另外，距离D可以是在蓄积区16的掺杂浓度分布中浓度为0.01Np的2个位置的距离以下(称为FW1％M)，也可以为蓄积区16的掺杂浓度分布的半峰全宽FWHM以下。距离D可以为0以上，也可以为FWHM以上，还可以为FW1％M以上。

[0101] 图4A是放大了台面部71附近的截面图的其他例。本例中的蓄积区16与虚设沟槽部30的下表面36连接。换言之，在蓄积区16与虚设沟槽部30之间不设置载流子通过区17。但是，在栅极沟槽部40的下表面35与蓄积区16之间设置载流子通过区17。通过这样的构成，也容易利用设置于栅极沟槽部40的下表面35附近的载流子通过区17在关断时等将空穴引出到发射极侧。

[0102] 图4B是放大了台面部71附近的截面图的其他例。本例除了蓄积区16与基区14分离以外，均与图4A的例子相同。蓄积区16与基区14之间的距离与在图3C和图3D中说明的例子相同。

[0103] 图5A是放大了台面部71附近的截面图的其他例。本例中的基区14具有与栅极沟槽部40邻接的栅极邻接区70和与虚设沟槽部30邻接的虚设邻接区80。

[0104] 从半导体基板10的上表面起算时，虚设邻接区80形成得比栅极邻接区70深。虚设邻接区80和栅极邻接区70的深度可以是与各个沟槽部接触的部分的深度。

[0105] 此时，在蓄积区16与栅极邻接区70之间也形成漂移区18。通过这样的结构，能够增大载流子通过区17与基区14之间的距离。因此，能够增大半导体装置100处于导通状态时的载流子蓄积效果。

[0106] 应予说明，栅极邻接区70的下端可以配置在比栅极沟槽部40的Z轴方向上的中央靠上侧的位置。虚设邻接区80的下端可以配置在比虚设沟槽部30的Z轴方向上的中央靠下侧的位置。虚设邻接区80的下端可以配置在比虚设沟槽部30的下表面36靠下侧的位置。虚设邻接区80可以与蓄积区16连接。栅极邻接区70与虚设邻接区80的连接部分的深度可以如图5A所示呈台阶状急剧地变化，也可以具有斜度而逐渐变化。

[0107] 应予说明，在其他例中，基区14可以具有Y轴方向上的中央部分朝向下侧凸的形状。此时，在虚设邻接区80与蓄积区16之间也形成漂移区18。

[0108] 图5B是放大了台面部71附近的截面图的其他例。本例除了蓄积区16与基区14分离以外，均与图5A的例子相同。蓄积区16与基区14之间的距离与在图3C和图3D中说明的例子相同。

[0109] 图6是放大了台面部71附近的截面图的其他例。本例的蓄积区16具有与栅极沟槽部40的下表面35的一部分重叠的端部61。蓄积区16还可以具有与虚设沟槽部30的下表面36的一部分重叠的端部62。通过这样的结构，能够提高载流子蓄积效果。

[0110] 端部61在Y轴方向上与栅极沟槽部40重叠的宽度可以比栅极绝缘膜42的宽度小，也可以比栅极绝缘膜42的宽度大。另外，为了形成足够大小的载流子通过区17，端部61在Y轴方向上与栅极沟槽部40重叠的宽度比栅极沟槽部40的宽度的一半小，例如为栅极沟槽部40的宽度的1/4以下。

[0111] 图7是放大了台面部71附近的截面图的其他例。本例的栅极沟槽部40具有上侧部分63和下侧部分64。上侧部分63与半导体基板10的上表面邻接。下侧部分64设置于上侧部分63之下，且下侧部分64的Y轴方向上的宽度比上侧部分63细。上侧部分63包括与基区14对置的区域，下侧部分64包括与蓄积区16对置的区域。上侧部分63的Y轴方向上的宽度可以是与基区14对置的区域的宽度，下侧部分64的Y轴方向上的宽度可以是与蓄积区16对置的区域的宽度。上侧部分63与下侧部分64的连接部分的宽度可以如图7所示呈台阶状急剧地变化，也可以具有斜度而逐渐变化。

[0112] 在本例的情况下，蓄积区16也以覆盖整个基区14的方式形成。然而，通过栅极沟槽部40具有宽度小的下侧部分64，从而能够将蓄积区16形成在比栅极沟槽部40的下表面35靠上侧的位置。可以在蓄积区16与基区14之间形成漂移区18，也可以使蓄积区16的上表面与基区14的下表面连接。在后者的情况下，蓄积区16可以具有与栅极沟槽部40的上侧部分63对置的上部分和与下侧部分64对置的下部分。蓄积区16的上部分的Y轴方向上的宽度可以小于下部分。

[0113] 在本例中，在蓄积区16与栅极沟槽部40的下侧部分64的侧壁之间设置有载流子通过区17。载流子通过区17沿着栅极沟槽部40的侧壁设置到基区14。

[0114] 根据本例，能够将蓄积区16设置到台面部71的内部。因此，能够确保N‑型的漂移区18的厚度。

[0115] 应予说明，虚设沟槽部30也与栅极沟槽部40同样地可以具有上侧部分65和下侧部分66。虚设沟槽部30的上侧部分65和下侧部分66可以设置在与栅极沟槽部40的上侧部分63和下侧部分64相同的深度位置。此时，在蓄积区16与虚设沟槽部30的侧壁之间可以设置载流子通过区17。

[0116] 在其他例中，蓄积区16可以与虚设沟槽部30的侧壁连接。此时，虚设沟槽部30可以具有大致均等的宽度，也可以具有上侧部分65和下侧部分66。

[0117] 图8是放大了台面部71附近的截面图的其他例。本例的虚设沟槽部30在底部的至少一部分未形成虚设绝缘膜32。换言之，在虚设沟槽部30的底部，在虚设绝缘膜32形成有贯通孔。在该贯通孔填充有虚设导电部34。由此，虚设导电部34在虚设沟槽部30的底部与半导体基板10接触。应予说明，在虚设沟槽部30的底部附近形成有载流子通过区17。

[0118] 通过这样的结构，能够将蓄积于蓄积区16的下方的空穴在关断时等介由虚设导电部34引出。因此，能够进一步提高半导体装置100的耐量和降低关断损耗。

[0119] 在半导体基板10中，可以在与虚设导电部34接触的区域设置P型的区域67。区域67的掺杂浓度可以比基区14的掺杂浓度高。通过这样的结构，能够促进由虚设导电部34实现的空穴的引出。优选地，区域67不与蓄积区16接触。区域67的下表面可以设置在比蓄积区16的上表面靠上侧的位置。

[0120] 图9是局部地表示本发明的实施方式的半导体装置200的上表面的图。在半导体装置200中，形成有蓄积区16和载流子通过区17的位置与图1～图8所示的半导体装置100不同。

[0121] 在图1所示的半导体装置100中，在被虚设沟槽部30所夹的区域也设置蓄积区16，但是半导体装置200在被虚设沟槽部30所夹的区域不设置蓄积区16。应予说明，在被虚设沟槽部30所夹的区域可以不设置发射区12而设置接触区15。其他结构可以与图1～图8所示的任一半导体装置100相同。

[0122] 图10是表示图9中的b‑b截面的一个例子的图。本例的b‑b截面是穿过发射区12的YZ面。如上所述，在被虚设沟槽部30所夹的台面部71的下方不设置蓄积区16。在被虚设沟槽部30所夹的台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。通过这样的结构，能够进一步促进关断时等的空穴的引出。

[0123] 图11、图12、图13和图14是表示蓄积区16和载流子通过区17的配置例的俯视图。图11～图14所示的各配置例可以适用于在图1～图8中说明的任一半导体装置100。在图11～图14中示出栅极沟槽部40在半导体基板10的上表面沿着预定的直线方向(在本例中为X轴方向)设置的部分。另外，在与栅极沟槽部40邻接的台面部71的上表面，发射区12与接触区
15沿着X轴方向交替露出。

[0124] 在图11的例子中，载流子通过区17配置在与栅极沟槽部40重叠的位置。另外，本例的载流子通过区17在X轴方向上分散地配置。如图11所示，载流子通过区17可以设置在与栅极沟槽部40重叠且与接触区15相对的位置。由此，能够增近载流子通过区17与接触区15之间的距离，促进载流子的引出。

[0125] 在其他例中，载流子通过区17可以设置在与栅极沟槽部40重叠且与发射区12相对的位置。此时，能够增大载流子通过区17与接触区15之间的距离，提高载流子的蓄积效果。

[0126] 蓄积区16可以以重叠在形成有发射区12和接触区15的区域的方式形成。然而，如图1所示，最接近阱区11的接触区15的至少一部分可以不被蓄积区16覆盖。由此，能够容易地引出蓄积于比该接触区15更靠外侧(在本例中为X轴方向的负侧)的边缘区域的空穴。

[0127] 在图12的例子中，载流子通过区17在XY面配置成格子状。例如载流子通过区17具有与各沟槽部重叠的部分和与台面部71重叠的部分。在图12的例子中，载流子通过区17(即，未设置蓄积区16的区域)具有与接触区15的至少一部分重叠的部分。换言之，载流子通过区17也设置于接触区15的至少一部分的下方。此时，接触区15的下方的基区14的至少一部分不被蓄积区16覆盖。载流子通过区17的该部分从一个沟槽部连续地形成到相邻的沟槽部。此时，蓄积区16可以以与整个发射区12重叠的方式配置。通过这样的结构，能够促进载流子的引出。

[0128] 在图13的例子中，载流子通过区17在XY面配置成格子状。在图13的例子中，载流子通过区17(即，未设置蓄积区16的区域)具有与发射区12的至少一部分重叠的部分。换言之，载流子通过区17也设置于发射区12的至少一部分的下方。此时，发射区12的下方的基区14的至少一部分未被蓄积区16覆盖。载流子通过区17的该部分从一个沟槽部连续地形成到相邻的沟槽部。此时，蓄积区16可以以与整个接触区15重叠的方式配置。通过这样的结构，能够与图12的例子相比促进载流子的蓄积。

[0129] 在图14的例子中，载流子通过区17以与栅极沟槽部40重叠的方式配置。载流子通过区17可以与栅极沟槽部40平行地配置成直线状。另一方面，在与虚设沟槽部30重叠的部分未配置载流子通过区17。换言之，在虚设沟槽部30与蓄积区16之间未设置载流子通过区17。虚设沟槽部30与蓄积区16可以连接，也可以分离。通过这样的结构，能够在虚设沟槽部
30的下方提高载流子蓄积效果，并且能够在栅极沟槽部40的下方引出载流子。

[0130] 蓄积区16可以从一个栅极沟槽部40的下方经过虚设沟槽部30而连续地形成到其他栅极沟槽部40的下方。另外，如图12或图13所示，载流子通过区17也可以形成于发射区12的下方或者接触区15的下方。

[0131] 图15是局部地表示本发明的实施方式的半导体装置300的上表面的图。半导体装置300具备设置于半导体基板10的晶体管部97和二极管部98。晶体管部97的结构与图1～图14中说明的半导体装置100或半导体装置200相同。二极管部98在半导体基板10的上表面与晶体管部97邻接地设置，包括FWD(Free Wheel Diode，续流二极管)等二极管。

[0132] 在二极管部98中，多个虚设沟槽部30连续地排列。在二极管部98的台面部71未形成发射区12。另外，在二极管部98的台面部71，在与晶体管部97中的至少一个接触区15对置的区域形成有接触区15。

[0133] 在本例中，与晶体管部97的接触区15中的在X轴方向上设置于最靠端部处的接触区15对置地配置有二极管部98的接触区15。在二极管部98的台面部71的上表面，在接触区15以外的区域可以露出基区14。应予说明，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中，可以设置接触区15来代替发射区12。换言之，在晶体管部97的边界的台面部71中的、与其他台面部71中交替地设置有接触区15和发射区12的区域对应的区域中，可以连续地设置接触区15。

[0134] 在二极管部98中，接触孔54形成于接触区15和基区14的上方。本例的接触孔54不形成在二极管部98的台面部71中的多个基区14中的最靠近栅极金属层46的基区14。

[0135] 在晶体管部97的台面部71中的配置于晶体管部97与二极管部98的边界处的台面部71中，接触孔54可以形成在接触区15的上方。本例的接触孔54不形成在边界的台面部71的基区14。在本例中，晶体管部97的接触孔54与二极管部98的接触孔54在各沟槽部的延伸方向(X轴方向)上具有相同的长度。

[0136] 在二极管部98中与半导体基板10的下表面邻接的区域设置有第一导电型的阴极区82。本例的阴极区82是掺杂浓度比漂移区18高的N+型。在图15中，用虚线表示阴极区82。作为一个例子，二极管部98是在与半导体基板10的下表面垂直的方向上与阴极区82重叠的区域。另外，晶体管部97是在与半导体基板10的下表面垂直的方向上与集电区22重叠的区域中的、规则地配置了包含发射区12和接触区15的预定的单位构成的区域。

[0137] 图16A是表示图15中的f‑f截面的一个例子的图。本例的f‑f截面是穿过发射区12的YZ面。图16A所示的晶体管部97具有与图2A所示的半导体装置100同样的结构。但是，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中设置有接触区15来代替发射区12。另外，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中未设置蓄积区16。
在该台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。

[0138] 通过这样的结构，容易介由边界的台面部71引出漂移区18的空穴。因此，能够在晶体管部97的关断时等抑制二极管部98的漂移区18中的空穴流入到晶体管部97。在图15和图16A的例子中，边界处的1个台面部71具有接触区15来代替发射区12且不具有蓄积区16，但是在其他例中，边界处的多个台面部71可以具有该构成。应予说明，在晶体管部97中，在与二极管部98邻接的台面部71的下表面侧可以设置阴极区82来代替集电区22。

[0139] 本例的二极管部98具有1个以上的虚设沟槽部30、漂移区18、基区14、缓冲区20和阴极区82。阴极区82设置在与半导体基板10的下表面邻接的区域。本例的阴极区82设置在缓冲区20与半导体基板10的下表面之间。阴极区82可以设置在与集电区22相同的深度位置。

[0140] 在图16A所示的截面中，在二极管部98的台面部71设置有基区14。在本例的二极管部98的台面部71未设置蓄积区16。换言之，在二极管部98中，在基区14与漂移区18之间未设置掺杂浓度比漂移区18高的蓄积区16。二极管部98的基区14可以设置得比晶体管部97的基区14浅。

[0141] 通过这样的结构，在晶体管部97和二极管部98设置于同一半导体基板10的半导体装置300中，能够维持栅极沟槽部40的下端附近处的载流子蓄积效果，并且能够在关断时等高效地引出载流子。因此，能够兼顾半导体装置300的导通电压和关断损耗的改善与破坏耐量的改善。

[0142] 图16B是表示图15中的f‑f截面的其他例的图。本例除了蓄积区16与基区14分离以外，均与图16A的例子相同。蓄积区16与基区14之间的距离与图3C和图3D中说明的例子相同。

[0143] 图17A是表示图15中的f‑f截面的其他例的图。图17A所示的晶体管部97具有与图5A所示的半导体装置100同样的结构。换言之，晶体管部97的台面部71的基区14具有与栅极沟槽部40邻接的栅极邻接区70和与虚设沟槽部30邻接的虚设邻接区80。

[0144] 如图17A所示，在栅极沟槽部40的Y轴方向上的两侧设置有栅极邻接区70。另外，在被虚设沟槽部30所夹的台面部71不设置栅极邻接区70。另外，二极管部98的台面部71的基区14在Y轴方向上的各位置处可以具有大体均等的深度。

[0145] 在本例中，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中，也不设置蓄积区16。在该台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。

[0146] 通过这样的结构，容易介由边界的台面部71引出漂移区18的空穴。因此，能够在晶体管部97的关断时等抑制二极管部98的漂移区18中的空穴流入到晶体管部97。

[0147] 图17B是表示图15中的f‑f截面的其他例的图。本例除了蓄积区16与基区14分离以外，均与图17A的例子相同。蓄积区16与基区14之间的距离与图3C和图3D中说明的例子相同。

[0148] 图18A是表示图15中的f‑f截面的其他例的图。图18A所示的晶体管部97具有与图16A所示的晶体管部97同样的结构。但是，在本例的晶体管部97中，在被虚设沟槽部30所夹的台面部71未设置蓄积区16。在被虚设沟槽部30所夹的台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。二极管部98与图16A所示的二极管部98相同。

[0149] 通过这样的结构，能够更容易地在半导体装置300的关断时等引出载流子。应予说明，在图18A所示的截面中，在晶体管部97中，在被虚设沟槽部30所夹的台面部71的上表面侧配置有发射区12，与发射区12在X轴方向上邻接地设置有接触区15。存在于发射区12的下方的载流子通过发射区12的下侧被引出到接触区15。

[0150] 在本例中，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中，也未设置蓄积区16。在该台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。

[0151] 通过这样的结构，容易介由边界的台面部71引出漂移区18的空穴。因此，能够在晶体管部97的关断时等抑制二极管部98的漂移区18中的空穴流入到晶体管部97。

[0152] 图18B是表示图15中的f‑f截面的其他例的图。本例除了蓄积区16与基区14分离以外，均与图18A的例子相同。蓄积区16与基区14之间的距离与图3C和图3D中说明的例子相同。

[0153] 图19A是表示图15中的f‑f截面的其他例的图。图19A所示的晶体管部97具有与图17A所示的晶体管部97同样的结构。然而，在本例的晶体管部97中，在被虚设沟槽部30所夹的台面部71不设置蓄积区16。二极管部98与图17A所示的二极管部98相同。通过这样的结构，能够更容易地在半导体装置300的关断时等引出载流子。

[0154] 在本例中，在晶体管部97的台面部71中的与二极管部98邻接的台面部71中，也不设置蓄积区16。在该台面部71的下方设置作为载流子通过区17发挥功能的漂移区18。

[0155] 通过这样的结构，容易介由边界的台面部71引出漂移区18的空穴。因此，能够抑制在晶体管部97的关断时等，二极管部98的漂移区18中的空穴流入到晶体管部97。

[0156] 图19B是表示图15中的f‑f截面的其他例的图。本例除了蓄积区16与基区14分离以外，均与图19A的例子相同。蓄积区16与基区14之间的距离与图3C和图3D中说明的例子相同。

[0157] 以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式记载的范围。对上述实施方式可以进行各种变更或改良对于本领域技术人员而言是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也包括在本发明的技术范围内。