局部互连结构、半导体集成电路装置及其制造方法

摘要

本发明描述了一种具有局部互连结构的装置。该装置可包括第一晶体管、第二晶体管、第一互连结构、第二互连结构和第三互连结构。局部互连结构可以耦合至第一晶体管和第二晶体管的栅极端子，并且在与连接至地和电源电压的参考金属线相同的互连层级处进行布线。第一互连结构可以耦合至第一晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第二互连结构可以耦合至第二晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第三互连结构可以在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。本发明的实施例还提供了局部互连结构、半导体集成电路装置及其制造方法。

权利要求

1.一种半导体集成电路装置，包括：

晶体管，具有栅极端子、耦合至参考金属线的第一源极/漏极端子、和第二源极/漏极端子；

局部互连结构，耦合至所述栅极端子并且在与所述参考金属线相同的互连层级处进行布线；

第一互连结构，耦合至所述第二源极/漏极端子并且在所述局部互连结构之上进行布线；以及第二互连结构，在所述局部互连结构之上并且在与所述第一互连结构相同的互连层级处进行布线，其中，所述局部互连结构具有比所述第二互连结构更长的长度尺寸。

2.根据权利要求1所述的半导体集成电路装置，还包括：其他晶体管，具有其他栅极端子、耦合至其他参考金属线的第三源极/漏极端子、以及第四源极/漏极端子，其中，所述局部互连结构连接至所述栅极端子和所述其他栅极端子；

第三互连结构，耦合至所述第四源极/漏极端子并且在所述局部互连结构之上并且在与所述第一互连结构和所述第二互连结构相同的互连层级处进行布线；以及第四互连结构，连接至所述第一互连结构和所述第三互连结构，并且在所述第一互连结构、所述第二互连结构和所述第三互连结构之上进行布线。

3.根据权利要求2所述的半导体集成电路装置，其中，所述局部互连结构在所述栅极端子和所述其他栅极端子上方进行布线，并且其中，所述第二互连结构在所述栅极端子或所述其他栅极端子上方进行布线。

4.根据权利要求2所述的半导体集成电路装置，其中，所述其他参考金属线耦合至电源电压。

5.根据权利要求1所述的半导体集成电路装置，其中，所述局部互连结构包括钴、铜或钌。

6.根据权利要求1所述的半导体集成电路装置，其中，所述晶体管是鳍式场效应晶体管。

7.根据权利要求1所述的半导体集成电路装置，其中，所述参考金属线连接至地。

8.根据权利要求1所述的半导体集成电路装置，其中，所述晶体管具有多栅极晶体管结构。

9.一种用于制造半导体集成电路的方法，包括：

将参考金属线耦合至晶体管的第一源极/漏极端子，其中，所述晶体管具有栅极端子、所述第一源极/漏极端子和第二源极/漏极端子；

在与所述参考金属线相同的互连层级处对局部互连结构进行布线以耦合至所述栅极端子；

在所述局部互连结构之上对第一互连结构进行布线以耦合至所述第二源极/漏极端子；以及在与所述第一互连结构相同的互连层级处并且在所述局部互连结构之上对第二互连结构进行布线，其中，所述局部互连结构具有比所述第二互连结构更长的长度尺寸。

10.根据权利要求9所述的用于制造半导体集成电路的方法，还包括：将其他参考金属线连接至其他晶体管的第三源极/漏极端子，其中，所述其他晶体管具有其他栅极端子、所述第三源极/漏极端子和第四源极/漏极端子，其中，所述局部互连结构耦合至所述栅极端子和所述其他栅极端子；

在所述局部互连结构之上对第三互连结构进行布线以耦合至所述第四源极/漏极端子，其中，所述第三互连结构位于与所述第一互连结构和所述第二互连结构相同的互连层级；以及在所述第一互连结构、所述第二互连结构和所述第三互连结构之上对第四互连结构进行布线以耦合至所述第一互连结构和所述第三互连结构。

11.根据权利要求10所述的用于制造半导体集成电路的方法，还包括：将所述参考金属线连接至地；以及

将所述其他参考金属线连接至电源电压。

12.根据权利要求10所述的用于制造半导体集成电路的方法，其中，对所述第二互连结构进行布线包括在所述栅极端子或所述其他栅极端子上方对所述第二互连结构进行布线。

13.根据权利要求9所述的用于制造半导体集成电路的方法，其中，所述局部互连结构包括钴、铜或钌。

14.根据权利要求9所述的用于制造半导体集成电路的方法，其中，所述晶体管具有多栅极晶体管结构。

15.根据权利要求9所述的用于制造半导体集成电路的方法，其中，所述晶体管是鳍式场效应晶体管。

16.一种半导体集成电路装置，包括：

第一鳍式场效应晶体管(finFET)，具有第一栅极端子、通过第一通孔连接至第一参考金属线的第一源极/漏极端子、以及第二源极/漏极端子；

第二鳍式场效应晶体管，具有第二栅极端子、通过第二通孔连接至第二参考金属线的第三源极/漏极端子、以及第四源极/漏极端子；

局部互连结构，通过一个或多个第三通孔连接至所述第一栅极端子和所述第二栅极端子，并且在与所述第一参考金属线和所述第二参考金属线相同的互连层级处进行布线；

第一互连结构，通过第四通孔连接至所述第二源极/漏极端子，并且在所述局部互连结构之上进行布线；

第二互连结构，通过第五通孔连接至所述第四源极/漏极端子，并且在所述局部互连结构之上进行布线；

第三互连结构，在所述局部互连结构之上并且在与所述第一互连结构和所述第二互连结构相同的互连层级处进行布线，其中，所述局部互连结构具有比所述第三互连结构更长的长度尺寸。

17.根据权利要求16所述的半导体集成电路装置，还包括：第四互连结构，通过一个或多个第六通孔连接至所述第一互连结构和所述第二互连结构，并且在所述第一互连结构、所述第二互连结构和所述第三互连结构之上进行布线。

18.根据权利要求16所述的半导体集成电路装置，其中，所述局部互连结构包括钴、铜或钌。

19.根据权利要求16所述的半导体集成电路装置，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管具有多栅极晶体管结构。

20.根据权利要求19所述的半导体集成电路装置，其中，所述局部互连结构在所述第一栅极端子和所述第二栅极端子上方进行布线，并且所述第三互连结构在所述第一栅极端子或所述第二栅极端子上方进行布线。

说明书

局部互连结构、半导体集成电路装置及其制造方法

技术领域

[0001] 本发明的实施例一般地涉及半导体技术领域，更具体地，涉及局部互连结构、半导体集成电路装置及其制造方法。

背景技术

[0002] 半导体集成电路(IC)产业经历了指数式增长。IC材料和设计的技术进步产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(例如，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(例如，可使用制造工艺创建的最小组件(或线))减小。随着IC不断地按比例缩小，更多的器件被连接并且器件的切换速度增加，因此需要在引线互连结构方面取得进步以实现IC性能目标。

发明内容

[0003] 根据本发明的一方面，提供了一种半导体集成电路装置，包括：晶体管，具有栅极端子、耦合至参考金属线的第一源极/漏极端子、和第二源极/漏极端子；局部互连结构，耦合至所述栅极端子并且在与所述参考金属线相同的互连层级处进行布线；第一互连结构，耦合至所述第二源极/漏极端子并且在所述局部互连结构之上进行布线；以及第二互连结构，在所述局部互连结构之上并且在与所述第一互连结构相同的互连层级处进行布线。

[0004] 根据本发明的另一方面，提供了一种用于制造半导体集成电路的方法，包括：将参考金属线耦合至晶体管的第一源极/漏极端子，其中，所述晶体管具有栅极端子、所述第一源极/漏极端子和第二源极/漏极端子；在与所述参考金属线相同的互连层级处对局部互连结构进行布线以耦合至所述栅极端子；在所述局部互连结构之上对第一互连结构进行布线以耦合至所述第二源极/漏极端子；以及在与所述第一互连结构相同的互连层级处并且在所述局部互连结构之上对第二互连结构进行布线。

[0005] 根据本发明的又一方面，提供了一种半导体集成电路装置，包括：第一鳍式场效应晶体管(finFET)，具有第一栅极端子、通过第一通孔连接至第一参考金属线的第一源极/漏极端子、以及第二源极/漏极端子；第二鳍式场效应晶体管，具有第二栅极端子、通过第二通孔连接至第二参考金属线的第三源极/漏极端子、以及第四源极/漏极端子；局部互连结构，通过一个或多个第三通孔连接至所述第一栅极端子和所述第二栅极端子，并且在与所述第一参考线和所述第二参考线相同的互连层级处进行布线；第一互连结构，通过所述第四通孔连接至所述第二源极/漏极端子，并且在所述局部互连结构之上进行布线；第二互连结构，通过所述第五通孔连接至所述第四源极/漏极端子，并且在所述局部互连结构之上进行布线；第三互连结构，在所述局部互连结构之上并且在与所述第一互连结构和所述第二互连结构相同的互连层级处进行布线。

附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0007] 图1和图2示出根据一些实施例的反相器装置的电路表示。

[0008] 图3示出根据一些实施例的反相器装置的三维视图。

[0009] 图4示出根据一些实施例的反相器装置的截面图。

[0010] 图5示出根据一些实施例的反相器装置的另一电路表示。

[0011] 图6示出根据一些实施例的反相器装置的顶部层级布局图。

[0012] 图7和图8示出根据一些实施例的NAND器件的电路表示。

[0013] 图9示出根据一些实施例的NAND器件的顶部层级布局图。

[0014] 图10和图11示出根据一些实施例的NOR器件的电路表示。

[0015] 图12示出根据一些实施例的NOR器件的顶部层级布局图。

[0016] 图13示出根据一些实施例的用于逻辑器件的互连布线的方法。

[0017] 图14示出根据本发明的一些实施例的其中可以实现本发明的各个实施例的示例性计算机系统。

具体实施方式

[0018] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且除非另有明确说明，否则其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0019] 本发明描述了将局部互连结构布线至晶体管器件(例如，finFET器件、双栅极器件、三栅极器件、欧米茄(ω)FET以及全环栅极器件)的一个或多个栅极端子、一个或多个漏极端子和/或一个或多个源极端子。其中，将局部互连结构布线至栅极端子、漏极端子和/或源极端子的益处是减小了互连层级中(例如，M0互连层级中)的一个或多个寄生电容。通过使用局部互连结构布线至这些端子，可以缩短或最小化互连层级中互连件的长度尺寸。这种缩短或最小化的互连件长度减小了互连层级处存在的寄生电容，从而改进了器件性能。

[0020] 图1示出根据一些实施例的反相器装置100的电路表示。反相器装置100包括n型晶体管110和p型晶体管120。在输入端子112处将n型晶体管110和p型晶体管120的栅极端子彼此电连接。在输出端子115处将n型晶体管110和p型晶体管120的漏极端子彼此电连接。p型晶体管120的源极端子电连接至电源电压130。电源电压的实例可以是0.5V、0.7V、1.2V、1.8V、2.4V、3.3V或5V。本领域普通技术人员将意识到，可以基于本文的描述使用其他电源电压。n型晶体管110的源极端子电连接至地140(例如，0V)。输入端子112处的逻辑高压(例如，电源电压130)导致输出端子115处的逻辑低压(例如，0V)，反之亦然。栅极端子在这里也称为“栅极”。此外，源极端子和漏极端子在这里也称为“源极/漏极”(S/D)或“源极/漏极端子”(S/D端子)。

[0021] 图2示出根据一些实施例的另一反相器装置200的电路表示。反相器装置200具有多栅极晶体管结构，其中，多栅极晶体管结构包括n型晶体管2100-2103和p型晶体管2200-2205。N型晶体管2100-2103以并联方式彼此电连接：晶体管的漏极端子彼此电连接，晶体管的源极端子彼此电连接，并且晶体管的栅极端子彼此电连接。类似地。p型晶体管2200-2205以并联方式彼此电连接：晶体管的漏极端子彼此电连接，晶体管的源极端子彼此电连接，并且晶体管的栅极端子彼此电连接。反相器装置200以与图1的反相器装置100相同的方式进行操作：输入端子112处的逻辑高压(例如，电源电压130)导致输出端子115处的逻辑低压(例如，0V)，反之亦然。

[0022] 在一些实施例中，n型晶体管2100-2103和p型晶体管2200-2205是鳍式场效应晶体管(“finFET”)。为了便于说明反相器装置200，使用finFET器件。本发明不限于finFET器件，并且可以包括例如双栅极器件、三栅极器件、欧米茄(ω)FET和全环栅极器件的其他类型的器件。本领域普通技术人员将意识到，基于本文的公开内容，这些其他类型的器件在本发明的精神和范围内。

[0023] 图3示出根据一些实施例的反相器装置200的三维视图。在图3中，n型晶体管2100-2101和p型晶体管2200-2202是可见的。N型晶体管2102-2103和p型晶体管2203-2205分别位于n型晶体管2100-2101和p型晶体管2200-2202之后。

[0024] n型晶体管2100和2101的源极端子(在图3中描述为“菱形”结构)连接(或电连接)至互连结构315(在此也称为“参考金属线315”)。这些源极端子通过源极接触件310和通孔312连接至参考金属线315。在一些实施例中，可以使用双镶嵌互连工艺形成通孔312和参考金属线315，其中，可以使用例如铜、钌或钴的金属。本领域普通技术人员将意识到，可以使用其他互连工艺和金属来形成通孔312和参考金属线315。尽管未在图3中示出，但是n型晶体管2102和2103的源极端子以与n型晶体管2100和2101类似的方式连接至第一参考金属线315。在一些实施例中，参考金属线315可以是至诸如地140的地(又称接地端)(例如，0V)的电连接件。根据一些实施例，互连结构317形成在参考金属线315上并且沿着参考金属线315进行布线，以将来自上部互连层(图3中未示出)的接地端电连接至参考金属线315。

[0025] p型晶体管2200-2202的源极端子(在图3中描述为“菱形”结构)连接(或电连接)至互连结构325(在此也称为“参考金属线325”)。这些源极端子通过源极接触件320和通孔322连接至参考金属线325。在一些实施例中，可以使用双镶嵌互连工艺形成通孔322和参考金属线325，其中，可以使用诸如，例如铜、钌或钴的金属。本领域普通技术人员将意识到，可以使用其他互连工艺和金属来形成通孔322和参考金属线325。尽管未在图3中示出，但是p型晶体管2203-2205的源极端子以与p型晶体管2200-2202类似的方式连接至参考金属线325。在一些实施例中，第二参考金属线325可以是至诸如电源电压130的电源电压的电连接件。
根据一些实施例，互连结构327形成在参考金属线325上并且沿着参考金属线325进行布线，以将来自上部互连层(图3中未示出)的电源电压电连接至参考金属线325。

[0026] n型晶体管2100-2103的漏极端子(在图3中描述为“菱形”结构)通过漏极接触件(图3中未示出)和通孔330连接(或电连接)至互连结构332。在一些实施例中，可以使用单镶嵌互连工艺形成通孔330，其中，可以使用诸如，例如铜、钌或钴的金属。本领域普通技术人员将意识到，可以使用其他互连工艺和金属来形成通孔330。

[0027] p型晶体管2200-2205的漏极端子(在图3中描述为“菱形”结构)通过漏极接触件(图3中未示出)和通孔340连接(或电连接)至互连结构342。在一些实施例中，可以使用单镶嵌互连工艺形成通孔340，其中，可以使用例如铜、钌或钴的金属。本领域普通技术人员将意识到，可以使用其他互连工艺和金属来形成通孔340。互连结构342通过通孔344和互连结构
350连接(或电连接)至互连结构332。互连结构350形成反相器装置200的例如输出端子115的输出端子。互连结构350可以连接至上部互连层(图3中未示出)，以将反相器装置200产生的输出信号提供给同一芯片上或芯片外的其他电路。

[0028] n型晶体管2100-2103和p型晶体管2200-2205的栅极端子通过通孔360和362以及局部互连结构365彼此连接(或电连接)。在一些实施例中，可以使用双镶嵌互连工艺形成通孔360和362以及局部互连结构365，其中，可以使用例如铜、钌或钴的金属。本领域普通技术人员将意识到，可以使用其他互连工艺和金属来形成通孔360和362以及局部互连结构365。根据一些实施例，互连结构370形成在局部互连结构365上并沿着局部互连结构365进行布线。
局部互连结构365和互连结构370一起形成反相器装置200的例如输入端子112的输入端子。
互连结构370可以连接至上部互连层(图3中未示出)，以从同一芯片上或芯片外的其他电路接收输入信号。

[0029] 在一些实施例中，互连结构370具有比局部互连结构365更短的长度尺寸。可以通过布局设计规则确定互连结构370的长度尺寸，其中，该布局设计规则要求用于互连结构370的布线的最小长度(例如，用于布线M0金属的最小长度)。本领域普通技术人员将理解，布局设计规则可以在不同的半导体制造技术节点之间变化。

[0030] 其中，布线为局部互连结构365的益处是改进的器件性能，这归因于寄生电容的减小，其中，局部互连结构365耦合至反相器装置200的栅极端子和耦合至布线为具有缩短的或最小长度尺寸的互连结构370。例如，互连结构370在与互连结构332和342相同的互连层处(例如，M0金属层处)进行布线，并且形成与这些互连结构的寄生电容：(i)互连结构370和互连结构332之间的寄生电容；(ii)互连结构370和互连结构342之间的寄生电容。这些寄生电容可以通过例如在反相器装置的输入端子和输出端子处引起信号完整性问题(由于寄生电容引起的两个端子的电连接)而影响器件性能。减小寄生电容减少了电耦合，从而改进了器件性能。

[0031] 如本领域普通技术人员将理解的，寄生电容与形成寄生电容(A)的极板的面积直接成正比，并且与极板之间的距离(d)成反比。这种关系可以表示为：

[0032]

[0033] 其中，C是电容；

[0034] ε是位于电容器的极板之间的材料的介电常数；

[0035] A是极板面积；以及

[0036] d是极板之间的距离。

[0037] 随着极板(A)的面积减小，寄生电容相应地减小。而且，随着极板之间的距离(d)增加，寄生电容相应地减小。

[0038] 关于形成寄生电容的极板的面积(A)，由于互连结构370缩短或具有最小长度，所以形成在互连结构370与互连结构332和342之间寄生电容的极板的面积减小。此外，关于极板之间的距离(d)，由于在互连结构370和互连结构332之间以及互连结构370和互连结构342之间不存在互连结构，所以在互连结构332和342之间放置互连结构370(例如，放置在中间)可以最大化距离(d)。最大化的距离也减小了寄生电容。

[0039] 尽管在使用局部互连结构365将反相器装置200的栅极端子彼此耦合的背景下描述了上述实施例，但是基于这里的描述，本领域普通技术人员将意识到，局部互连结构(诸如与局部互连结构365类似的结构)可用于连接一个或多个漏极端子和/或一个或多个源极端子。类似于局部互连结构365的以上描述，使用用于漏极端子和/或源极端子的局部互连结构可以实现减小寄生电容的益处。将局部互连结构应用于漏极端子和/或源极端子以及栅极端子在本发明的精神和范围内。

[0040] 图4是从图3中的线A-A'获取的反相器装置200的截面图。在一些实施例中，互连布线可以划分为四个互连层级：互连层级400、互连层级410、互连层级420和互连层级430。

[0041] 互连层级400可包括用于n型晶体管2100-2103和p型晶体管2200-2205的漏极接触件。根据一些实施例，互连层级400还可以包括通孔330的部分、通孔340的部分和通孔362。

[0042] 互连层级410可包括通孔330的剩余部分、通孔340的剩余部分、参考金属线315、参考金属线325和局部互连结构365。在一些实施例中，参考金属线315和325以及局部互连结构365在相同的互连层级410处进行布线。在一些实施例中，相同类型的金属(例如，铜、钌或钴)可用于形成参考金属线315和325以及局部互连结构365。

[0043] 互连层级420可包括互连结构317、327、332、342和370。根据一些实施例，这些互连结构在M0互连层级处进行布线。M0互连层级可以表示用于将相邻器件(诸如，例如，n型晶体管2100-2103和p型晶体管2200-2205)彼此耦合(或电连接)的局部互连层级。

[0044] 互连层级430可包括通孔334和344以及互连结构350。在一些实施例中，通孔334和344以及互连结构350在M1互连层级处进行布线。M1互连层级可以表示用于将相邻器件(例如，n型晶体管2100-2103和p型晶体管2200-2205)彼此耦合(或电连接)的另一局部互连层级。

[0045] 图5示出根据一些实施例的反相器装置500的电路表示。反相器装置500具有包括n型晶体管5100-5103和p型晶体管5200-5203的多栅极晶体管结构。N型晶体管5100–5103以并联方式彼此电连接：晶体管的漏极端子彼此电连接，晶体管的源极端子彼此电连接，并且晶体管的栅极端子彼此电连接。类似地。p型晶体管5200–5203以并联方式彼此电连接：晶体管的漏极端子彼此电连接，晶体管的源极端子彼此电连接，并且晶体管的栅极端子彼此电连接。反相器装置500以与图1的反相器装置100相同的方式进行操作：输入端子112处的逻辑高压(例如，电源电压130)导致输出端子115处的逻辑低压(例如，0V)，反之亦然。

[0046] 在一些实施例中，n型晶体管5100–5103和p型晶体管5200–5203是鳍式场效应晶体管(“finFET”)。本发明不限于finFET器件，并且可以包括例如双栅极器件、三栅极器件、欧米茄(ω)FET和全环栅极器件的其他类型的器件。本领域普通技术人员将意识到，基于本文的公开内容，其他类型的器件在本发明的精神和范围内。

[0047] 图6示出根据一些实施例的反相器装置500的顶部层级布局图。在一些实施例中，可以通过互连结构670和局部互连结构665形成输入端子112。局部互连结构665可以通过栅极接触件682、684、686和688形成与n型晶体管5100-5103和p型晶体管5200-5203的栅极端子的电连接件。互连结构670和局部互连结构665彼此物理接触，因此互连结构670可以耦合(或电连接)至互连层级以在输入端子112处接收信号。

[0048] 互连结构670可以在与输出端子115相同的互连层级处进行布线，其中，输出端子115耦合(或电连接)至p型晶体管5200-5203的漏极端子和n型晶体管5100-5103的源极端子。
互连结构670可以在诸如图4中的互连层级420的M0互连层级处进行布线。在一些实施例中，局部互连结构665可以在互连结构670下面的互连层级(诸如图4中的互连层级410)处进行布线。

[0049] 在一些实施例中，互连结构670具有比局部互连结构665更短的长度尺寸。例如，如图6所示，互连结构670的长度跨越2个栅极接触件(即，栅极接触件682和684)，而局部互连结构665的长度跨越4个栅极接触件(即，栅极接触件682、684、686和688)。可以通过布局设计规则确定互连结构670的长度尺寸，其中，该布局设计规则要求用于互连结构670的布线的最小长度(例如，用于布线M0金属的最小长度)。本领域普通技术人员将理解，布局设计规则可以在不同的半导体制造技术节点之间变化。其中，布线互连结构665的益处是改进的器件性能，其中，互连结构665布线为耦合至反相器装置500的栅极端子并且耦合至布线为具有缩短的或最小长度尺寸的互连结构670，这归因于寄生电容的减小。

[0050] 本发明不限于反相器装置，而是还可应用于诸如NAND和NOR逻辑器件的其他类型的逻辑器件。下面描述了NAND和NOR器件的实施例。尽管本发明描述了反相器、NAND和NOR器件，但是其他逻辑器件也在本发明的精神和范围内。

[0051] 图7示出根据一些实施例的NAND器件700的电路表示。NAND器件700包括n型晶体管710和720以及p型晶体管730和740。n型晶体管710和p型晶体管730的栅极端子电连接至输入端子712。n型晶体管720和p型晶体管740的栅极端子电连接至输入端子715。此外，n型晶体管720与p型晶体管730和740的漏极端子电连接至输出端子717。p型晶体管730和740的源极端子电连接至电源电压130。n型晶体管710的源极端子电连接至地140(例如，0V)。NAND器件700以以下方式操作：(i)输入端子712和715处的逻辑低压(例如，0V)导致输出端子717处的逻辑高压(例如，电源电压130)；(ii)输入端子712处的逻辑低压和输入端子715处的逻辑高压导致输出端子717处的逻辑高压；(iii)输入端子712处的逻辑高压和输入端子715处的逻辑低压导致输出端子717处的逻辑高压；(iv)输入端子712和715处的逻辑高压导致输出端处717处的逻辑低压。

[0052] 图8示出根据一些实施例的另一NAND器件800的电路表示。NAND器件800具有包括n型晶体管8100-8103和8200-8203以及p型晶体管8300-8303和8400-8403的多栅极晶体管结构。n型晶体管8100-8103的源极端子电连接至地140(例如，0V)，并且n型晶体管8100-8103的漏极端子电连接至n型晶体管8200-8203的源极端子。n型晶体管8200-8203的漏极端子电连接至p型晶体管8300-8303和8400-8403的漏极端子。此外，p型晶体管8300-8303和8400-8403的源极端子电连接至电源电压130。

[0053] n型晶体管8100-8103和p型晶体管8300-8303的栅极端子电连接至输入端子712。n型晶体管8200-8203和p型晶体管8400-8403的栅极端子电连接至输入端子715。NAND器件800以与图7的NAND器件700相同的方式操作。在一些实施例中，n型晶体管8100-8103和8200-8203以及p型晶体管是8300-8303和8400-8403是鳍式场效应晶体管(“finFET”)。本发明不限于finFET器件，并且可以包括例如双栅极器件、三栅极器件、欧米茄(ω)FET和全环栅极器件的其他类型的器件。本领域普通技术人员将意识到，基于本文的公开内容，这些其他类型的器件在本发明的精神和范围内。

[0054] 图9示出根据一些实施例的NAND器件800的顶部层级布局图。在一些实施例中，可以通过互连结构9700-9701和局部互连结构9650-9652形成输入端子712。局部互连结构9650-9652可以通过栅极接触件982、984、986和988形成与n型晶体管8100-8103和p型晶体管8300-
8303的栅极端子的电连接。互连结构9700和局部互连结构9650-9651彼此物理接触，并且互连结构9701与局部互连结构9651和9652物理接触，因此互连结构9700-9701可以耦合(或电连接至)互连层级以在输入端子712处接收信号。尽管未在图9中示出，但是可以以与输入端子
712类似的方式布置输入端子715。

[0055] 互连结构9700–9701可以在与输出端子717相同的互连层级处进行布线，输出端子717耦合(或电连接)至p型晶体管8300-8303和8400-8403的漏极端子和n型晶体管8200-8203的漏极端子。互连结构9700–9701可以在诸如图4中的互连层级420的M0互连层级处进行布线。在一些实施例中，局部互连结构9650–9652可以在互连结构9700–9701下面的诸如图4中的互连层级410的互连层级处进行布线。

[0056] 在一些实施例中，互连结构970(例如，互连结构9700和9701的组合)不跨越栅极接触件982、984、986和988。如图9所示，通过局部互连结构9650-9652将互连结构970分成较短的互连部分，以形成互连结构9700-9701。其中，形成较短互连结构9700-9701的益处是改进的器件性能，这归因于寄生电容的减小。

[0057] 图10示出根据一些实施例的NOR器件1000的电路表示。NOR器件1000包括n型晶体管1010和1020以及p型晶体管1030和1040。n型晶体管1010和p型晶体管1040的栅极端子电连接至输入端子1015。n型晶体管1020和p型晶体管1030的栅极端子电连接至输入端子1012。此外，n型晶体管1010和1020以及p型晶体管1030的漏极端子电连接至输出端子1017。
p型晶体管1040的源极端子电连接至电源电压130。n型晶体管1010和1020的源极端子电连接至地140(例如，0V)。NOR器件1000以以下方式操作：(i)在输入端子1012和1015处的逻辑低压(例如，0V)导致输出端子1017处的逻辑高压(例如，电源电压130)；(ii)输入端子1012处的逻辑低压和输入端1015处的逻辑高压导致输出端子1017处的逻辑低压；(iii)输入端子1012处的逻辑高压和输入端子1015处的逻辑低压导致输出端子1017处的逻辑低压；(iv)输入端子1012和1015处的逻辑高压导致输出端子处1017处的逻辑低压。

[0058] 图11示出根据一些实施例的另一NOR器件1100的电路表示。NOR器件1100具有包括n型晶体管11100-11103和11200-11203以及p型晶体管11300-11303和11400-11403的多栅极晶体管结构。n型晶体管11100-11103和11200-11203的源极端子电连接至地140(例如0V)，并且n型晶体管11100-11103和11200-11203的漏极端子电连接至p型晶体管11300-11303的漏极端子。p型晶体管11300-11303的源极端子电连接至p型晶体管11400-11403的漏极端子。此外，p型晶体管11400-11403的源极端子电连接至电源电压130。

[0059] n型晶体管11100-11103和p型晶体管11400-11403的栅极端子电连接至输入端子1015。n型晶体管11200-11203和p型晶体管11300-11303的栅极端子电连接至输入端子1012。
NOR器件1100以与图10的NOR器件1000相同的方式操作。在一些实施例中，n型晶体管11100-
11103和11200-11203以及p型晶体管11300-11303和11400-11403是鳍式场效应晶体管(“finFET”)。本发明不限于finFET器件，并且可以包括例如双栅极器件、三栅极器件、欧米茄(ω)FET和全环栅极器件的其他类型的器件。本领域普通技术人员将意识到，基于本文的公开内容，这些其他类型的器件在本发明的精神和范围内。

[0060] 图12示出根据一些实施例的NOR器件1100的顶部层级布局图。在一些实施例中，可以通过互连结构12700-12701和局部互连结构12650-12652形成输入端子1012。局部互连结构12650-12652可以通过栅极接触件1282、1284、1286和1288形成与n型晶体管11200-11203和p型晶体管11300-11303的栅极端子的电连接件。互连结构12700和局部互连结构12650-12651彼此物理接触，并且互连结构12701与局部互连结构12651和12652物理接触，因此互连结构12700-12701可以耦合(或电连接)至互连层级以在输入端子1012处接收信号。尽管未在图12中示出，但是可以以与输入端子1012类似的方式布置输入端子1015。

[0061] 可以在与输出端子1017相同的互连层级处布线互连结构12700-12701，输出端子1017连接(或电连接)至p型晶体管11300-11303的漏极端子和n型晶体管11100-11103和
11200-11203的漏极端子。互连结构12700-12701可以在诸如图4中的互连层级420的M0互连层级处进行布线。在一些实施例中，局部互连结构12650-12652可以在互连结构12700-12701下面的诸如图4中的互连层级410的互连层级处进行布线。

[0062] 在一些实施例中，互连结构1270(例如，互连结构12700和12701的组合)不跨越栅极接触件1282、1284、1286和1288。如图12所示，通过局部互连结构12650-12652将互连结构1270分成较短的互连部分，以形成互连结构12700-12701。其中，形成较短互连结构12700-
12701的益处是改进的器件性能，这归因于寄生电容的减小。

[0063] 图13示出根据一些实施例的用于逻辑器件的互连布线的方法1300。可以通过例如在计算机系统(诸如下面相对于图14描述的示例性计算机系统1400)上运行的电子设计自动化(EDA)工具来实施方法1300中描述的操作。出于解释的目的，在图1-图6所示的反相器装置的背景下描述方法1300中所示的操作。基于本文的公开内容，本领域普通技术人员将意识到，方法1300适用于诸如AND、OR、XOR、NAND、NOR和XNOR逻辑器件的其他逻辑器件。此外，方法1300中的其他操作是可能的，并且操作可以以不同的顺序实施和/或变化。

[0064] 在操作1310处，第一参考金属线连接至第一晶体管的第一源极。第一晶体管包括第一栅极、第一源极和第一漏极。在一些实施例中，第一参考金属线可以是耦合(或电连接)至地的图3中的参考金属线315。在一些实施例中，第一晶体管的第一源极可以是由图2中的n型晶体管2100-2103形成的组合源极端子。N型晶体管2100-2103包括组合栅极端子(例如，第一栅极)、组合源极端子(例如，第一源极)和组合漏极端子(例如，第一漏极)。

[0065] 在操作1320处，第二参考金属线连接至第二晶体管的第二源极。第二晶体管包括第二栅极、第二源极和第二漏极。在一些实施例中，第二参考金属线可以是耦合(或电连接)至电源电压的图3中的参考金属线325。在一些实施例中，第二晶体管的第二源极可以是图2中的p型晶体管2200-2205的组合源极端子。P型晶体管2200-2205包括组合栅极端子(例如，第二栅极)、组合源极端子(例如，第二源极)和组合漏极端子(例如，第二漏极)。

[0066] 在操作1330处，局部互连结构在与第一参考金属线和第二参考金属线相同的互连层级处进行布线并且耦合至第一栅极和第二栅极。在一些实施例中，局部互连结构可以是图3中的局部互连结构365。如图4所示，局部互连结构365可以与参考金属线315(例如，第一参考金属线)和参考金属线325(例如，第二参考金属线)处于相同的互连层级。此外，如图3所示，局部互连结构365通过通孔360和362连接至n型晶体管2100-2103和p型晶体管2200-2205的栅极端子。

[0067] 在操作1340处，第一互连结构在局部互连结构之上进行布线并且耦合至第一漏极。在一些实施例中，如图3所示，第一互连结构可以是连接至n型晶体管2100-2103的组合漏极端子的互连结构332。此外，如图3所示，互连结构332在局部互连结构365(例如，局部互连结构)之上进行布线。

[0068] 在操作1350处，第二互连结构在局部互连结构之上进行布线并且耦合至第二漏极。在一些实施例中，如图3所示，第二互连结构可以是连接至p型晶体管2200-2205的组合漏极端子的互连结构342。此外，如图4所示，互连结构342在局部互连结构365(例如，局部互连结构)之上进行布线。

[0069] 在操作1360处，第三互连结构位于与第一互连结构和第二互连结构相同的互连层级处并且在局部互连结构上进行布线。在一些实施例中，第三互连结构可以是图3中的互连结构370。如图3所示，互连结构370(例如，第三互连结构)在局部互连结构365(例如，局部互连结构)上并沿着局部互连结构(例如，局部互连结构365)进行布线。根据一些实施例，互连结构370在n型晶体管2100-2103的组合栅极端子和p型晶体管2200-2205的组合栅极端子上方进行布线。此外，图4示出互连结构370在局部互连结构365(例如，布局互连结构)上并且在与互连结构332(例如，第一互连结构)和互连结构342(例如，第二互连结构)相同的互连层级处进行布线。在一些实施例中，互连结构370(例如，第三互连结构)具有比局部互连结构365(例如，局部互连结构)更短的长度尺寸。

[0070] 在操作1370处，第四互连结构在第一、第二和第三互连结构之上进行布线并且耦合至第一互连结构和第二互连结构。在一些实施例中，第四互连结构可以是图3中的互连结构350。图4示出在互连结构332、342和370(例如，分别为第一、第二和第三互连结构)之上进行布线并且分别通过通孔334和344连接至互连结构332和342(例如，第一互连结构和第二互连结构)的互连结构350。

[0071] 图13中描述的一个或多个上述操作可用于制造光刻光掩模或光掩模版(在本文中也称为“掩模版”)，其中，每个光刻掩模或光掩模版具有预定图案以用于制造集成电路。光掩模或掩模版可以是具有孔或透明度的不透明极板，从而允许光通过预定图案发光。预定图案可以基于例如以上相对于图6、图9和图12描述的布局图。例如，当完成集成电路布局设计时，与布局设计相关的数据可以转换为行业标准格式(例如，GDSII流格式或另一类型的数据库文件格式)。集成电路制造商(例如，半导体代工厂)可以将行业标准的转换数据转换成另一数据格式，从而用于生成光掩模或掩模版。

[0072] 为了基于预定图案制造集成电路的一个或多个层，以顺序方式，可以将光掩模或掩模版放置在光刻步进器或扫描仪中并进行选择以用于曝光。光掩模或掩模版上的图案可以投影并收缩到晶圆(例如，半导体衬底)的表面上。利用进一步的制造处理(诸如互连材料的沉积、一个或多个蚀刻工艺以及其他相关的制造操作)，可以制造基于预定图案的集成电路的部分(例如，以上相对于图6、图9和图12所述的布局图)。

[0073] 图14示出根据一些实施例的其中可以实现本发明的各个实施例的示例性计算机系统1400。计算机系统1400可以是能够实施本文描述的功能和操作的任何公知的计算机。例如，但不限于，计算机系统1400能够使用例如EDA工具对逻辑器件的互连件进行布线。计算机系统1400可以用于例如执行方法1300中的一个或多个操作，其中，方法1300描述了用于逻辑器件的互连布线的示例性方法。

[0074] 例如，EDA工具可以生成图形数据库系统(GDS)文件，该文件可以用于生成光掩模以用于制造一个或多个逻辑电路(或任何其他类型的电路)和相关的互连件。在一些实施例中，可以读取包括在GDS文件中的电路布局并将其转印至石英或玻璃衬底上以形成与电路布局相对应的不透明图案和相关的互连件。在一些实施例中，各个处理工具(例如，光刻设备、沉积设备和蚀刻设备)可用于在衬底上制造电路和相关的互连件。

[0075] 计算机系统1400包括诸如处理器1404的一个或多个处理器(也称为中央处理单元或CPU)。处理器1404连接至通信基础设施或总线1406。计算机系统1400还包括通过输入接口/输出接口1402与通信基础设施或总线1406通信的输入/输出装置1403(诸如监视器、键盘、指示装置等)。EDA工具可以通过输入/输出装置1403接收用于实现本文(例如，图13的方法1300)描述的功能和操作的指令。计算机系统1400还包括诸如随机存取存储器(RAM)的主存储器或主要存储器1408。主存储器1408可以包括一个或多个级别的高速缓存。主存储器1408中存储有控制逻辑(例如，计算机软件)和/或数据。在一些实施例中，控制逻辑(例如，计算机软件)和/或数据可以包括上面相对于图13的方法1300描述的一个或多个操作。

[0076] 计算机系统1400还可以包括一个或多个辅助存储装置或存储器1410。辅助存储器1410可以包括例如硬盘驱动器1412和/或可移动存储装置或驱动器1414。可移动存储驱动器1414可以是软盘驱动器、磁带驱动器、光盘驱动器、光存储装置、磁带备份装置和/或任何其他存储装置/驱动器。

[0077] 可移动存储驱动器1414可以与可移动存储单元1418交互。可移动存储单元1418包括具有存储在其上的计算机软件(控制逻辑)和/或数据的计算机可用或可读存储装置。可移动存储单元1418可以是软盘、磁带、光盘、DVD、光存储盘和/任何其他计算机数据存储装置。可移动存储驱动器1414以众所周知的方式从和/或向可移动存储单元1418读取和/或写入。

[0078] 根据一些实施例，辅助存储器1410可以包括用于允许计算机系统1400访问计算机程序和/或其他指令和/或数据的其他方式、手段或其他方法。这样的方式、手段或其他方法可以包括例如可移动存储单元1422和接口1420。可移动存储单元1422和接口1420的实例可以包括程序盒和盒接口(诸如在视频游戏装置中找到的接口)、可移动存储器芯片(诸如EPROM或PROM)和相关插座、记忆棒和USB端口、存储卡和相关的存储卡插槽、和/或任何其他可移动存储单元和相关接口。在一些实施例中，辅助存储器1410、可移动存储单元1418和/或可移动存储单元1422可以包括上面相对于图13的方法1300描述的一个或多个操作。

[0079] 计算机系统1400还可以包括通信或网络接口1424。通信接口1424使得计算机系统1400能够与远程装置、远程网络、远程实体等(由参考数字1428分别地和共同地表示)的任何组合进行通信和交互。例如，通信接口1424可以允许计算机系统1400通过通信路径1426与远程装置1428进行通信，通信路径1426可以是有线和/或无线的，并且可以包括LAN、WAN、因特网等的任何组合。控制逻辑和/或数据可以通过通信路径1426传送至计算机系统1400和从计算机系统1400传送。

[0080] 可以以各种各样的配置和架构实现前述实施例中的操作。因此，可以用硬件、软件或这两者来实施前述实施例中的一些或所有操作(例如，图13的方法1300)。在一些实施例中，包括具有存储在其上的控制逻辑(软件)的有形计算机可用或可读介质的有形制造装置或制造品在本文中也称为计算机程序产品或程序存储装置。这包括，但不限于计算机系统1400、主存储器1408、辅助存储器1410以及可移动存储单元1418和1422，以及体现上述的任何组合的有形制造装置。当由一个或多个数据处理装置(诸如计算机系统1400)执行时，这种控制逻辑使得这种数据处理装置如本文所述那样操作。

[0081] 本发明描述了将局部互连结构布线至晶体管器件(例如，finFET器件、双栅极器件、三栅极器件、欧米茄(ω)FET以及全环栅极器件)的一个或多个栅极端子、一个或多个漏极端子和/或一个或多个源极端子。其中，将局部互连结构布线至栅极端子、漏极端子和/或源极端子的益处是减小了互连层级中(例如，M0互连层级中)的一个或多个寄生电容。通过使用局部互连结构布线至栅极端子、漏极端子和/或源极端子，可以缩短或最小化互连层级中的互连件的长度尺寸。这种缩短或最小化的互连件长度减小了互连层级处存在的寄生电容，从而改进了器件性能。从布局的角度来看，局部互连结构可以在金属M0下面的互连层级处(诸如与参考金属线(例如，图3和图4的参考金属线315和325)相关的互连层级处)进行布线。

[0082] 在一些实施例中，本发明的装置包括晶体管、局部互连结构、第一互连结构和第二互连结构。晶体管包括栅极端子、连接至参考金属线的第一源极/漏极端子，以及第二源极/漏极端子。局部互连结构耦合至栅极端子并且在与参考金属线相同的互连层级处进行布线。第一互连结构耦合至第二源/漏极端子并且在局部互连结构之上进行布线。第二互连结构在局部互连结构之上并且在与第一互连结构相同的互连层级处布线。

[0083] 在实施例中，半导体集成电路装置还包括：其他晶体管，具有其他栅极端子、耦合至其他参考金属线的第三源极/漏极端子、以及第四源极/漏极端子，其中，所述局部互连结构连接至所述栅极端子和所述其他栅极端子；第三互连结构，耦合至所述第四源极/漏极端子并且在所述局部互连结构之上并且在与所述第一互连结构和所述第二互连结构相同的互连层级处进行布线；以及第四互连结构，连接至所述第一互连结构和所述第三互连结构，并且在所述第一互连结构、所述第二互连结构和所述第三互连结构之上进行布线。

[0084] 在实施例中，所述局部互连结构在所述栅极端子和所述其他栅极端子上方进行布线，并且其中，所述第二互连结构在所述栅极端子或所述其他栅极端子上方进行布线。

[0085] 在实施例中，所述其他参考金属线耦合至电源电压。

[0086] 在实施例中，所述局部互连结构包括钴、铜或钌。

[0087] 在实施例中，所述局部互连结构具有比所述第二互连结构更长的长度尺寸。

[0088] 在实施例中，所述参考金属线连接至地。

[0089] 在实施例中，所述晶体管具有多栅极晶体管结构。

[0090] 在一些实施例中，本发明的方法包括四个操作：首先，参考金属线连接至具有栅极端子、第一源极/漏极端子和第二源极/漏极端子的晶体管的第一源极/漏极端子。其次，局部互连结构在与参考金属线相同的互连层级处布线以连接至栅极端子。第三，第一互连结构在局部互连结构之上布线以连接至第一源极/漏极端子。第四，第二互连结构在与第一互连结构相同的互连层级处并且在局部互连结构之上布线。

[0091] 在实施例中，用于制造半导体集成电路的方法还包括：将其他参考金属线连接至其他晶体管的第三源极/漏极端子，其中，所述其他晶体管具有其他栅极端子、所述第三源极/漏极端子和第四源极/漏极端子，其中，所述局部互连结构耦合至所述栅极端子和所述其他栅极端子；在所述局部互连结构之上对第三互连结构进行布线以耦合至所述第四源极/漏极端子，其中，所述第三互连结构位于与所述第一互连结构和所述第二互连结构相同的互连层级；以及在所述第一互连结构、所述第二互连结构和所述第三互连结构之上对第四互连结构进行布线以耦合至所述第一互连结构和所述第三互连结构。

[0092] 在实施例中，用于制造半导体集成电路的方法还包括：将所述参考金属线连接至地；以及将所述其他参考金属线连接至电源电压。

[0093] 在实施例中，对所述第二互连结构进行布线包括在所述栅极端子或所述其他栅极端子上方对所述第二互连结构进行布线。

[0094] 在实施例中，所述局部互连结构包括钴、铜或钌。

[0095] 在实施例中，所述晶体管具有多栅极晶体管结构。

[0096] 在实施例中，所述局部互连结构具有比所述第二互连结构更长的长度尺寸。

[0097] 在一些实施例中，本发明的另一装置包括第一鳍式场效应晶体管(finFET)、第二finFET、局部互连结构、第一互连结构、第二互连结构和第三互连结构。第一finFET包括第一栅极端子、通过第一通孔连接至第一参考金属线的第一源极/漏极端子以及第二源极/漏极端子。第二finFET具有第二栅极端子、通过第二通孔连接至第二参考金属线的第三源极/漏极端子、和第四源极/漏极端子。局部互连结构通过一个或多个第三通孔连接至第一栅极端子和第二栅极端子，并且在与第一参考金属线和第二参考金属线相同的互连层级处进行布线。第一互连结构通过第四通孔连接至第二源极/漏极端子，并且在局部互连结构之上进行布线。第二互连结构通过第五通孔连接至第四源极/漏极端子，并且在局部互连结构之上进行布线。第三互连结构在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。

[0098] 在实施例中，半导体集成电路装置还包括：第四互连结构，通过一个或多个第六通孔连接至所述第一互连结构和所述第二互连结构，并且在所述第一互连结构、所述第二互连结构和所述第三互连结构之上进行布线。

[0099] 在实施例中，所述局部互连结构包括钴、铜或钌。

[0100] 在实施例中，所述局部互连结构具有比所述第三互连结构更长的长度尺寸。

[0101] 在实施例中，所述局部互连结构在所述第一栅极端子和所述第二栅极端子上方进行布线，并且所述第三互连结构在所述第一栅极端子或所述第二栅极端子上方进行布线。

[0102] 应当理解，详细描述部分，而不是本发明的摘要，旨在用于解释权利要求。公开部分的摘要可以阐述预期的一个或多个示例性实施例但不是全部的示例性实施例，因此不旨在限制所附权利要求。

[0103] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。