一种基于片外存储的可变速率调制器及信号产生方法

摘要

本发明实施例提供一种基于片外存储的可变速率调制器及信号产生方法，该信号调制器包括基于片外存储模块的多路并行DDS模块，其中：所述片外存储模块用于存储处理后的信号的基带波形；所述多路并行DDS模块用于根据多路并行DDS技术从所述片外存储模块读取基带波形并进行调制，得到任意速率的调制信号并将其输出。本发明实施例提供的一种基于片外存储的可变速率调制器及信号产生方法，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，大大抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

权利要求

1.一种基于片外存储的可变速率调制器，其特征在于，包括基于片外存储模块的多路并行DDS模块，其中：所述片外存储模块用于存储增大后内插系数以及量化位数生成的基带波形；

所述多路并行DDS模块包括多路并行相乘器、载波产生模块、多路并行累加器和并串转换模块；

所述载波产生模块用于根据DDS原理产生频率可调的载波信号；

所述多路并行相乘器用于根据所述载波信号对所述基带波形进行调制，得到多路并行调制波形，发送至所述多路并行累加器；

所述多路并行累加器用于将所述多路并行调制波形进行累加，得到累加波形，发送至所述并串转换模块；

所述并串转换模块用于将所述累加波形进行并串转换，得到调制信号并输出。

2.一种基于权利要求1所述调制器的信号产生方法，其特征在于，包括：根据通过调制类型得到的正交调制模型表达式，对待发送的PN码序列处理，得到信号的基带波形，并将增大后内插系数以及量化位数生成的基带波形存储在片外存储模块中；

根据多路并行DDS技术从所述片外存储模块读取所述基带波形并进行调制，得到调制信号并将其输出。

3.根据权利要求2所述的方法，其特征在于，所述根据通过调制类型得到的正交调制模型表达式，对待发送的PN码序列处理，得到信号的基带波形，具体包括：根据内插系数N将所述PN码序列进行N倍内插，得到内插后的序列；

根据同相分量和正交分量将所述内插后的序列对极化处理后进行串并转换，得到两路信息序列；

将所述两路信息序列进行脉冲成型处理和量化处理，得到两路基带波形。

4.根据权利要求3所述的方法，其特征在于，所述内插后的序列具体为：其中，dN(i)为所述内插后的序列，d(i)为所述PN码序列，m为所述PN码序列的长度，N为所述内插系数。

5.根据权利要求4所述的方法，其特征在于，所述将所述两路信息序列进行脉冲成型处理和量化处理，具体包括：将所述两路信息序列分别用冲击响应为h(n)的有限长脉冲成型数字滤波器进行脉冲成型，得到所述两路基带波形 和 其中I(n)和Q(n)为所述两路基带波形，IN(i)和QN(i)为所述两路信息序列；

将所述两路基带波形I(n)和Q(n)进行W位量化，存储量化结果。

6.根据权利要求5所述的方法，其特征在于，所述根据多路并行DDS技术从所述片外存储模块读取所述基带波形并进行调制，得到调制信号并将其输出，具体包括：对所述两路基带波形进行循环采样，得到处理后的基带波形；

根据载波对所述处理后的基带波形进行调制，得到多路并行调制波形；

将所述多路并行调制波形进行累加，得到累加波形，将所述累加波形进行并串转换，得到所述调制信号并输出。

7.根据权利要求6所述的方法，其特征在于，所述调制信号的杂散噪声的频域间隔周期为RB×N，其中RB为发射信号的码元速率，N为所述内插系数。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括，根据所述片外存储模块的存储资源，增大所述内插系数以及量化位数。

说明书

一种基于片外存储的可变速率调制器及信号产生方法

技术领域

[0001] 本发明涉及通信领域，尤其涉及一种基于片外存储的可变速率调制器及信号产生方法。

背景技术

[0002] 随着通信技术的不断发展，为了满足对信道容量、通信质量的更高要求，各种通信系统中越来越多的采用数字调制方式实现信息的远距离传输。数字调制技术具有抗干扰紊乱能力强、错误易于控制、易于保密等诸多优点，因此被广泛应用于多个领域。

[0003] 系统对数字通信信号质量的要求也随着技术的发展越来越高，常用于衡量数字通信信号质量的参数有：误差向量幅度(Error Vector Magnitude，以下简称EVM)、杂散、相位噪声等。

[0004] 误差矢量幅度(EVM)作为一个衡量数字调制信号调制质量的重要指标，其定义为误差矢量在符号采样点时间上的均方根值，实际中常表示为误差矢量的均方根与理想基准信号平均功率的均方根的百分比。由于实际调制矢量受到系统中非理想因素(非线性和相位噪声等因素)的影响，EVM表征了实际测试信号与理想基准信号相比较，由于系统原因而被恶化的程度。杂散干扰是一个系统频段外的杂散辐射落入到另外一个系统的接收频段内造成的干扰。杂散干扰是由发射机产生的，包括功放产生和放大的热噪声、系统的互调产物，以及接收频率范围内收到的其他干扰，直接影响了系统的接收灵敏度。相位噪声是指系统(如各种射频器件)在各种噪声的作用下引起的系统输出信号相位的随机变化。它是衡量频率标准源(高稳晶振、原子频标等)频稳质量的重要指标。

[0005] 数字通信信号可以采用直接数字式频率合成(Direct Digital Synthesizer，以下简称DDS)的方法产生，由于数字通信信号的广泛应用，因此对该技术的质量要求更加严格，现有的数字通信信号在误差向量幅度、杂散和相位噪声上的表现不尽如人意，因此急需一种高性能信号调制器和信号发生方法来解决此问题。

发明内容

[0006] 本发明实施例为克服上述技术缺陷，提供一种基于片外存储的可变速率调制器及信号产生方法。

[0007] 第一方面，本发明实施例提供一种基于片外存储的可变速率调制器，包括基于片外存储模块的多路并行DDS模块，其中：

[0008] 所述片外存储模块用于存储处理后的信号的基带波形；

[0009] 所述多路并行DDS模块包括多路并行相乘器、载波产生模块、多路并行累加器和并串转换模块；

[0010] 所述载波产生模块用于根据DDS原理产生频率可调的载波信号；

[0011] 所述多路并行相乘器用于根据所述载波信号对所述基带波形进行调制，得到多路并行调制波形，发送至所述多路并行累加器；

[0012] 所述多路并行累加器用于将所述多路并行调制波形进行累加，得到累加波形，发送至所述并串转换模块；

[0013] 所述并串转换模块用于将所述累加波形进行并串转换，得到调制信号并输出。

[0014] 第二方面，本发明实施例提供一种基于第一方面所述调制器的信号产生方法，包括：

[0015] 根据通过调制类型得到的正交调制模型表达式，对待发送的PN码序列处理，得到信号的基带波形，并将基带波形存储在片外存储模块中；

[0016] 根据多路并行DDS技术从所述片外存储模块读取所述基带波形并进行调制，得到调制信号并将其输出。

[0017] 本发明实施例提供的一种基于片外存储的可变速率调制器及信号产生方法，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，大大抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

附图说明

[0018] 图1为本发明实施例提供的一种基于片外存储的可变速率调制器的结构示意图；

[0019] 图2为本发明实施例提供的一种基于片外存储的可变速率调制器的信号产生方法的流程示意图。

具体实施方式

[0020] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0021] 图1为本发明实施例提供的一种基于片外存储的可变速率调制器，如图1所示，包括基于片外存储模块11的多路并行DDS模块，其中：

[0022] 所述片外存储模块11用于存储处理后的信号的基带波形；

[0023] 所述多路并行DDS模块包括多路并行相乘器12、载波产生模块13、多路并行累加器14和并串转换模块15；

[0024] 所述载波产生模块13用于根据DDS原理产生频率可调的载波信号；

[0025] 所述多路并行相乘器12用于根据所述载波信号对所述基带波形进行调制，得到多路并行调制波形，发送至所述多路并行累加器14；

[0026] 所述多路并行累加器14用于将所述多路并行调制波形进行累加，得到累加波形，发送至所述并串转换模块15；

[0027] 所述并串转换模块15用于将所述累加波形进行并串转换，得到调制信号并输出。

[0028] 本发明实施例提供的基于片外存储的可变速率调制器，是采用多路并行DDS技术来产生数字通信信号的。为了提高数字通信信号的性能，在基于直接数字式频率合成技术产生数字调制信号的模型下，通过适当增加DDS的深度以及宽度，提升调制信号的性能。

[0029] 该信号调制器产生调制信号的方法是，首先根据正交调制模型表达式中的同相分量和正交分量对待发送的PN码序列处理，得到信号的基带波形，存入片外存储模块11。载波产生模块13根据DDS原理产生频率可调的载波信号；同时用一恒定步进循环读取片外存储模块11中的基带波形；多路并行相乘器12，用载波产生模块13产生的载波将读取出的基带波形调制，得到多路并行调制波形，多路并行累加器14将多路并行调制波形进行累加，得到累加波形，并串转换模块15将累加波形进行并串转换，得到最终的调制信号并输出。

[0030] 因此，在此模型的基础上，通过增大对PN码的采样率，也就是增大内插系数N，增大I/Q两路基带波形的量化位宽，提高DDS的深度与宽度，以此提高基带波形的性能。但由于FPGA片上存储资源是有限的，当系统所要求的性能指标需要较大的内插系数以及量化位宽，片上存储资源不能满足系统要求时，可以通过外加片外存储模块11来实现高性能信号的产生。

[0031] 产生I/Q两路基带波形的步骤如下：

[0032] 将待发送的序列PN码形成基带波形

[0033] 步骤1：首先将长度为m的伪随机PN码序列d(i),i＝0,1,2,...,m-1进行N倍内插，得到内插后的序列

[0034] 将dN(i)进行对极化处理后进行串并转换，形成IN(i)和QN(i)；

[0035] 步骤2：将步骤1形成的IN(i)和QN(i)两路信息序列分别用冲击响应为h(n)的有限长脉冲成型数字滤波器进行脉冲成型，此滤波器应具有消除码间串扰的作用；

[0036] 步骤3：通过步骤2可得I/Q两路基带波形 和最后将两路基带波形W位量化，并存储与FPGA的存储器中。

[0037] 采用上述方法产生的基带波形，其杂散干扰，相位噪声以及EVM与内插系数N以及量化位数W有一定的关系。仅以I路信号为例，说明其关系。

[0038] 假设I路基带波形I(n)是由N倍内插得到的，将其存储在存储器中后，以一个固定的频率控制字累加来寻址它，设系统时钟为FS，此时，若要发出码元速率为RB的信号，那么每个码元需要FS/RB个系统时钟。又因为在存储器中每个码元由N个点来表示的，所以每个点需要被保持FS/RB/N个系统时钟。记未被保持过的序列为I1(n)，该序列每个码元由N个点表示，频谱记为I1(k)，该频谱是以N×RB为周期进行延拓的。对序列I1(n)保持FS/RB/N个系统时钟，就相当于对I1(n)先内插FS/RB/N个0得到I2(n)，再与长度为FS/RB/N方波数字滤波器hrcsqu(k)卷积得到最终输出的信号I3(n)。序列I2(n)与I1(n)的频谱是相同的。当I2(n)与hrcsqu(k)卷积时，因为此卷积结果为线性卷积，频谱不容易得到，所以这里用循环卷积来等效替代这一步骤从而得到I3(n)的频谱。做法为：

[0039] 第一步：将方波数字滤波器hrcsqu(k)补0，使其长度与序列I2(n)的长度相同。

[0040] 第二步：将hrcsqu(k)与I2(n)做DFT，得到它们的频谱，分别为I2(k)和hrcsqu(k)。

[0041] 第三步：I2(k)与hrcsqu(k)相乘，得到的即为I3(n)的频谱。

[0042] 由以上分析可以看出，最终发出的信号频域，是包含以RB×N为间隔周期的杂散干扰，杂散谱线的幅度由上述分析中的方波滤波器的频谱决定。因此，当内插系数N越高，周期延拓的间隔越宽，关注频带内杂散数目越少，杂散抑制度越高；另外，量化位数W越大，信号近端相位噪声越小；同时，量化位数W越大，内插系数N越高，信号的EVM越好。

[0043] 因此，在此基础上，通过增大对PN码的采样率，也就是增大内插系数，增大I/Q两路基带波形的量化位宽，提高DDS的深度与宽度，以此提高基带波形的性能。但由于FPGA片上存储资源是有限的，当系统所要求的性能指标需要较大的内插系数以及量化位宽时，片上存储资源不能满足系统要求，本发明实施例通过外加片外存储模块11来实现高性能信号的产生。

[0044] 本发明实施例提供的一种基于片外存储的可变速率调制器，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，大大抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

[0045] 图2为本发明实施例提供的一种基于片外存储的可变速率调制器的信号产生方法的流程示意图，如图2所示，包括：

[0046] 步骤21，根据通过调制类型得到的正交调制模型表达式，对待发送的PN码序列处理，得到信号的基带波形，并将基带波形存储在片外存储模块中；

[0047] 步骤22，根据多路并行DDS技术从所述片外存储模块读取所述基带波形并进行调制，得到调制信号并将其输出。

[0048] 本发明实施例提供的基于片外存储的可变速率调制器的信号产生方法，是采用多路并行DDS技术来产生数字通信信号的。在基于直接数字式频率合成技术产生数字调制信号的模型下，通过适当增加DDS的深度以及宽度，抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

[0049] 产生信号的方法是，首先根据不同调制类型信号的一般表达式进行变换，得到正交调制模型的表达式，根据正交调制模型中的同相分量和正交分量，对待发送的PN码序列进行处理，得到信号的基带波形，再将基带波形存储在片外存储模块中，用多路并行DDS技术循环采样出来，最后用载波对其进行调制，完成并串转换后经DA转换器输出。

[0050] 因此，在此基础上，通过增大对PN码的采样率，增大I/Q两路基带波形的量化位宽，将更多的数据或位数更长的数据存储在波形存储器中，以此抑制杂散噪声，降低相位噪声，改善EVM，提高数字信号的性能。但由于FPGA片上存储资源是有限的，当系统所要求的性能指标需要较大的内插系数以及量化位宽时，片上存储资源不能满足系统要求，本发明实施例通过外加片外存储模块来实现高性能信号的产生。

[0051] 本发明实施例提供的一种基于片外存储的可变速率调制器的信号产生方法，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

[0052] 所述根据通过调制类型得到的正交调制模型表达式，对待发送的PN码序列处理，得到信号的基带波形，具体包括：

[0053] 根据内插系数N将所述PN码序列进行N倍内插，得到内插后的序列；

[0054] 根据同相分量和正交分量将所述内插后的序列对极化处理后进行串并转换，得到两路信息序列；

[0055] 将所述两路信息序列进行脉冲成型处理和量化处理，得到两路基带波形。

[0056] 产生I/Q两路基带波形的步骤如下：

[0057] 将待发送的序列PN码形成基带波形

[0058] 首先将长度为m的伪随机PN码序列d(i),i＝0,1,2,...,m-1进行N倍内插，得到内插后的序列

[0059]

[0060] 其中，dN(i)为所述内插后的序列，d(i)为所述PN码序列，m为所述PN码序列的长度，N为所述内插系数。将dN(i)进行对极化处理后进行串并转换，形成IN(i)和QN(i)。

[0061] 所述将所述两路信息序列进行脉冲成型处理和量化处理，具体包括：

[0062] 将所述两路信息序列分别用冲击响应为h(n)的有限长脉冲成型数字滤波器进行脉冲成型，得到所述两路基带波形 和其中I(n)和Q(n)为所述两路基带波形，IN(i)和QN(i)为所述两
路信息序列；

[0063] 将所述两路基带波形I(n)和Q(n)进行W位量化，存储量化结果。

[0064] 将上述步骤中形成的IN(i)和QN(i)两路信息序列分别用冲击响应为h(n)的有限长脉冲成型数字滤波器进行脉冲成型，此滤波器应具有消除码间串扰的作用。

[0065] 最后，将所述两路基带波形I(n)和Q(n)进行W位量化，存储量化结果。通过上述步骤可得I/Q两路基带波形 和 最后将两路基带波形W位量化，并存储与FPGA的存储器中。

[0066] 本发明实施例提供的一种基于片外存储的可变速率调制器的信号产生方法，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

[0067] 在上述实施例的基础上，所述根据多路并行DDS技术从所述片外存储模块读取所述基带波形并进行调制，得到调制信号并将其输出，具体包括：

[0068] 对所述两路基带波形进行循环采样，得到处理后的基带波形；

[0069] 根据载波对所述处理后的基带波形进行调制，得到多路并行调制波形；

[0070] 将所述多路并行调制波形进行累加，得到累加波形，将所述累加波形进行并串转换，得到所述调制信号并输出。

[0071] 所述调制信号的杂散噪声的频域间隔周期为RB×N，其中RB为发射信号的码元速率，N为所述内插系数。

[0072] 所述方法还包括，根据所述片外存储模块的存储资源，增大所述内插系数以及量化位数。

[0073] 首先根据以下步骤将待发送的序列PN码形成基带波形：

[0074] 步骤1：首先将长度为m的伪随机PN码序列d(i),i＝0,1,2,...,m-1进行N倍内插，得到内插后的序列

[0075] 将dN(i)进行对极化处理后进行串并转换，形成IN(i)和QN(i)；

[0076] 步骤2：将步骤1形成的IN(i)和QN(i)两路信息序列分别用冲击响应为h(n)的有限长脉冲成型数字滤波器进行脉冲成型，此滤波器应具有消除码间串扰的作用；

[0077] 步骤3：通过步骤2可得I/Q两路基带波形 和最后将两路基带波形W位量化，并存储与FPGA的存储器中。

[0078] 采用上述方法产生的基带波形，其杂散干扰，相位噪声以及EVM与内插系数N以及量化位数W有一定的关系。仅以I路信号为例，说明其关系。

[0079] 假设I路基带波形I(n)是由N倍内插得到的，将其存储在存储器中后，以一个固定的频率控制字累加来寻址它，设系统时钟为FS，此时，若要发出码元速率为RB的信号，那么每个码元需要FS/RB个系统时钟。又因为在存储器中每个码元由N个点来表示的，所以每个点需要被保持FS/RB/N个系统时钟。记未被保持过的序列为I1(n)，该序列每个码元由N个点表示，频谱记为I1(k)，该频谱是以N×RB为周期进行延拓的。对序列I1(n)保持FS/RB/N个系统时钟，就相当于对I1(n)先内插FS/RB/N个0得到I2(n)，再与长度为FS/RB/N方波数字滤波器hrcsqu(k)卷积得到最终输出的信号I3(n)。序列I2(n)与I1(n)的频谱是相同的。当I2(n)与hrcsqu(k)卷积时，因为此卷积结果为线性卷积，频谱不容易得到，所以这里用循环卷积来等效替代这一步骤从而得到I3(n)的频谱。做法为：

[0080] 第一步：将方波数字滤波器hrcsqu(k)补0，使其长度与序列I2(n)的长度相同。

[0081] 第二步：将hrcsqu(k)与I2(n)做DFT，得到它们的频谱，分别为I2(k)和hrcsqu(k)。

[0082] 第三步：I2(k)与hrcsqu(k)相乘，得到的即为I3(n)的频谱。

[0083] 由以上分析可以看出，最终发出的信号频域，是以RB×N为间隔周期延拓的，谱线的功率受方波滤波器的影响。因此，当内插系数N越高，周期延拓的间隔越宽，关注频带内杂散数目越少，杂散抑制度越高；另外，量化位数W越大，相位噪声越小；同时，量化位数W越大，内插系数N越高，信号的EVM越好。

[0084] 因此，在此基础上，通过增大对PN码的采样率，增大I/Q两路基带波形的量化位宽，将更多的数据或位数更长的数据存储在波形存储器中，以此提高基带波形的性能。但由于FPGA片上存储资源是有限的，当系统所要求的性能指标需要较大的内插系数以及量化位宽时，片上存储资源不能满足系统要求，本发明实施例通过外加片外存储模块来实现高性能信号的产生。

[0085] 本发明实施例提供的一种基于片外存储的可变速率调制器的信号产生方法，在保证信息序列不变，硬件平台，数模转换器精度不变的情况下，通过片外存储器，存储较大的内插系数N以及量化位数W生成的基带波形，使得数字通信信号的质量有了明显的改善，抑制了杂散噪声，降低了相位噪声，改善了EVM，提高了数字信号的性能。

[0086] 以上所述仅为本发明的优选实施例，并不用于限制本发明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充，但并不会偏离本发明的精神或者超越所附权利要求书定义的范围。

[0087] 最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。