用于三维存储器的阶梯结构和接触结构

摘要

公开了三维(3D)存储器件的阶梯结构和接触结构及其制作方法的实施例。所述3D存储器件包括半导体衬底以及穿透所述半导体衬底的多个贯穿衬底沟槽。所述3D存储器件还包括设置在所述半导体衬底的第一表面上、延伸通过所述贯穿衬底沟槽到达所述半导体衬底的第二表面的膜堆叠层，其中，所述膜堆叠层包括交替导电层和电介质层。所述3D存储器件还包括形成于所述膜堆叠层的边缘处的阶梯结构。

权利要求

1.一种三维存储器件，包括：

半导体衬底；

穿透所述半导体衬底的多个贯穿衬底沟槽；

膜堆叠层，其设置在所述半导体衬底的第一表面上、延伸通过所述贯穿衬底沟槽到达所述半导体衬底的第二表面，其中，所述膜堆叠层包括交替导电层和电介质层；

多个存储器串，其延伸通过所述半导体衬底的所述第一表面上的所述膜堆叠层；以及形成于所述膜堆叠层的边缘处的阶梯结构，所述阶梯结构形成于所述半导体衬底的所述第二表面上；

其中，所述第一表面和所述第二表面在所述半导体衬底的相对侧上。

2.根据权利要求1所述的存储器件，还包括所述半导体衬底的所述第一表面上的外围器件。

3.根据权利要求1所述的存储器件，还包括所述半导体衬底的所述第二表面上的外围器件。

4.根据权利要求1所述的存储器件，还包括处于不同半导体衬底上并且通过晶片键合或者倒装芯片键合与所述存储器串和所述阶梯结构电连接的外围器件。

5.根据权利要求1所述的存储器件，其中，

所述第一表面和所述第二表面上的所述膜堆叠层是分别沿垂直于所述半导体衬底的所述第一表面和所述第二表面的第一方向堆叠的；并且所述贯穿衬底沟槽内的所述膜堆叠层是沿垂直于所述贯穿衬底沟槽的侧壁的第二方向堆叠的。

6.根据权利要求1所述的存储器件，其中，所述阶梯结构包括导电层，每个所述导电层沿水平方向终止于不同的长度，以允许对所述导电层中的每者的电连接。

7.根据权利要求6所述的存储器件，还包括在所述阶梯结构之上的绝缘层中形成的多个接触结构，其中，所述接触结构形成在所述阶梯结构的所述导电层上。

8.根据权利要求1所述的存储器件，还包括：

多个第一缝隙结构和第二缝隙结构，其分别形成于所述半导体衬底的所述第一表面和所述第二表面上的所述膜堆叠层中，其中，所述第一缝隙结构和所述第二缝隙结构竖直延伸通过所述膜堆叠层，并且被配置为将存储块划分成多个可编程并且可读取的指存储区。

9.根据权利要求1所述的存储器件，其中，所述贯穿衬底沟槽包括沟槽填充结构，其中，所述沟槽填充结构包括绝缘体。

10.根据权利要求1所述的存储器件，其中，所述阶梯结构形成于所述膜堆叠层的一个边缘处。

11.根据权利要求10所述的存储器件，其中，所述阶梯结构的每个导电层连接至金属互连线。

12.根据权利要求1所述的存储器件，其中，所述阶梯结构形成于所述膜堆叠层的两个边缘中的每个边缘上。

13.根据权利要求12所述的存储器件，其中，每个阶梯结构的每个导电层连接至金属互连线，并且两个所述阶梯结构的两个对应导电层连接至同一金属互连线。

14.根据权利要求12所述的存储器件，其中，一个阶梯结构的奇导电层和另一阶梯结构的偶导电层连接至金属互连线。

15.根据权利要求1所述的存储器件，其中，所述膜堆叠层的所述导电层包括多晶硅。

16.根据权利要求1所述的存储器件，其中，所述膜堆叠层的所述电介质层包括氧化硅、氮氧化硅或氮化硅。

17.一种用于形成三维存储器件的方法，包括：

在衬底的第一表面上设置绝缘膜；

形成延伸通过所述绝缘膜和所述衬底的多个贯穿衬底沟槽；

在所述衬底的第一表面和第二表面上设置具有交替导电层和电介质层的膜堆叠层，其中，所述第一表面和所述第二表面在所述衬底的相对侧上，其中，所述膜堆叠层从所述第一表面延伸通过所述贯穿衬底沟槽到达所述第二表面；

在所述贯穿衬底沟槽内形成沟槽填充结构；

在所述衬底的所述第二表面上的所述膜堆叠层的边缘上形成阶梯结构；

在所述阶梯结构上设置绝缘层；

在所述衬底的所述第一表面上的所述膜堆叠层中形成多个存储器串；

分别在所述第一表面和所述第二表面上的所述膜堆叠层中形成多个第一缝隙结构和第二缝隙结构，以将存储块划分成多个可编程并且可读取的指存储区；

在所述阶梯结构的所述导电层上形成接触结构。

18.根据权利要求17所述的方法，其中，设置所述膜堆叠层还包括在所述贯穿衬底沟槽内设置所述交替导电层和电介质层。

19.根据权利要求17所述的方法，其中，形成所述阶梯结构包括在所述衬底的所述第二表面之上沿水平方向按照不同长度去除每个导电层和电介质层对的一部分，以允许对所述导电层中的每者进行电连接。

20.根据权利要求17所述的方法，其中，形成所述第一缝隙结构和所述第二缝隙结构包括：蚀刻所述衬底的所述第一表面和所述第二表面上的具有交替导电层和电介质层的膜堆叠层，以形成多个第一缝隙开口和第二缝隙开口；

在所述衬底的所述第一表面和所述第二表面中的相应表面上的所述多个第一缝隙开口和第二缝隙开口中设置缝隙填充材料；

在所述缝隙填充材料与所述第一表面和所述第二表面上的所述膜堆叠层之间形成共平面表面。

21.根据权利要求20所述的方法，其中，所述缝隙填充材料包括绝缘体，所述绝缘体包括氧化硅、氮氧化硅或氮化硅。

22.根据权利要求20所述的方法，其中，所述第一缝隙结构还包括由绝缘体包围的导电芯，所述导电芯被配置为充当所述存储器串的公共源极触点。

23.根据权利要求17所述的方法，其中，形成所述沟槽填充结构包括：至少在所述衬底的所述第二表面上的所述膜堆叠层上设置抛光停止层；

在所述贯穿衬底沟槽内设置沟槽填充材料；

在所述沟槽填充材料与所述衬底的所述第一表面和所述第二表面上的所述膜堆叠层之间形成共平面表面。

24.根据权利要求23所述的方法，其中，所述沟槽填充材料包括绝缘体，所述绝缘体包括氧化硅、氮氧化硅或氮化硅。

说明书

用于三维存储器的阶梯结构和接触结构

技术领域

[0001] 本公开总体上涉及半导体技术领域，并且更具体而言涉及用于形成三维(3D)存储器的方法。

背景技术

[0002] 通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩放到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。因而，平面存储单元的存储密度接近上限。三维(3D)存储架构能够解决平面存储单元中的密度限制。

发明内容

[0003] 在本公开中描述了三维存储器件的阶梯结构和接触结构及其形成方法的实施例。

[0004] 在一些实施例中，一种三维(3D)存储器件包括半导体衬底以及穿透所述半导体衬底的多个贯穿衬底沟槽。所述3D存储器件还包括设置在所述半导体衬底的第一表面上的延伸通过所述贯穿衬底沟槽到达所述半导体衬底的第二表面的膜堆叠层，其中，所述膜堆叠层包括交替的导电层和电介质层。所述3D存储器件还包括形成于所述膜堆叠层的边缘处的阶梯结构。

[0005] 在一些实施例中，所述存储器件还包括延伸通过所述半导体衬底的第一表面上的膜堆叠层的多个存储器串以及形成于所述半导体衬底的第二表面上的阶梯结构，其中，所述第一和第二表面在所述半导体衬底的相对侧上。

[0006] 在一些实施例中，所述存储器件还包括处于所述半导体衬底的第一表面上的外围器件。

[0007] 在一些实施例中，所述存储器件还包括处于所述半导体衬底的第二表面上的外围器件。

[0008] 在一些实施例中，所述存储器件还包括处于不同半导体衬底上并且通过晶片键合或者倒装芯片键合与所述存储器串和所述阶梯结构电连接的外围器件。

[0009] 在一些实施例中，所述第一和第二表面上的膜堆叠层是分别沿垂直于所述半导体衬底的第一和第二表面的第一方向堆叠的；并且所述贯穿衬底沟槽内部的膜堆叠层是沿垂直于所述贯穿衬底沟槽的侧壁的第二方向堆叠的。

[0010] 在一些实施例中，所述阶梯结构包括导电层，每个导电层沿水平方向终止于不同的长度，从而允许通往所述导电层中的每者的电连接。在一些实施例中，所述存储器件还包括形成在所述阶梯结构之上的绝缘层中的多个接触结构，其中，所述接触结构形成在所述阶梯结构的导电层上。

[0011] 在一些实施例中，所述存储器件还包括分别形成于所述半导体衬底的第一和第二表面上的所述膜堆叠层中的多个第一和第二缝隙结构，其中，所述第一和第二缝隙结构竖直延伸通过所述膜堆叠层，并且被配置为将存储块划分成多个可编程并且可读取的指存储区。

[0012] 在一些实施例中，所述贯穿衬底沟槽包括沟槽填充结构，其中，所述沟槽填充结构包括绝缘体。

[0013] 在一些实施例中，所述阶梯结构形成在所述膜堆叠层的一个边缘处。在一些实施例中，所述阶梯结构的每个导电层连接至金属互连线。

[0014] 在一些实施例中，所述阶梯结构形成在所述膜堆叠层的两个边缘中的每个边缘上。在一些实施例中，每个阶梯结构的每个导电层连接至金属互连线，并且所述两个阶梯结构的两个对应导电层连接至同一金属互连线。在一些实施例中，一个阶梯结构的奇导电层和另一阶梯结构的偶导电层连接至金属互连线。

[0015] 在一些实施例中，所述膜堆叠层的导电层包括多晶硅。

[0016] 在一些实施例中，所述膜堆叠层的电介质层包括氧化硅、氮氧化硅或氮化硅。

[0017] 本公开的另一方面提供了一种用于形成三维(3D)存储器件的方法。一种用于形成三维(3D)存储器件的方法包括在衬底的第一表面上设置绝缘膜以及形成延伸通过所述绝缘膜和所述衬底的多个贯穿衬底沟槽。所述方法还包括在所述衬底的第一表面和第二表面上设置具有交替的导电层和电介质层的膜堆叠层，其中，所述第一和第二表面在所述衬底的相对侧上。所述方法还包括在所述贯穿衬底沟槽内部形成沟槽填充结构，以及在所述衬底的第二表面上的膜堆叠层的边缘上形成阶梯结构。所述方法还包括在所述阶梯结构上设置绝缘层以及在所述衬底的第一表面上的膜堆叠层中形成多个存储器串。所述方法包括分别在所述第一和第二表面上的膜堆叠层中形成多个第一和第二缝隙结构，以将存储块划分成多个可编程并且可读取的指存储区。所述方法还包括在所述阶梯结构的导电层上形成接触结构。

[0018] 在一些实施例中，所述膜堆叠层的设置还包括在所述贯穿衬底沟槽内部设置交替的导电层和电介质层。

[0019] 在一些实施例中，所述阶梯结构的形成包括在衬底第二表面之上沿水平方向以不同长度去除每个导电层和电介质层对的部分，从而允许通往导电层中的每者的电连接。

[0020] 在一些实施例中，所述第一和第二缝隙结构的形成包括蚀刻所述衬底的第一和第二表面上的具有交替的导电层和电介质层的膜堆叠层，以形成多个第一和第二缝隙开口；所述第一和第二缝隙结构的形成还包括在所述衬底的第一和第二表面中的相应表面上的所述多个第一和第二缝隙开口中设置缝隙填充材料，以及在所述缝隙填充材料与所述第一和第二表面上的膜堆叠层之间形成共平面表面。

[0021] 在一些实施例中，所述缝隙填充材料包括诸如氧化硅、氮氧化硅或氮化硅的绝缘体。

[0022] 在一些实施例中，所述第一缝隙结构还包括由绝缘体包围的导电芯，其被配置为充当所述存储器串的公共源极触点。

[0023] 在一些实施例中，所述沟槽填充结构的形成包括至少在所述衬底的第二表面上的膜堆叠层上设置抛光停止层，以及在所述贯穿衬底沟槽内部设置沟槽填充材料。所述沟槽填充结构的形成还包括在所述沟槽填充材料与所述衬底的第一和第二表面上的膜堆叠层之间形成共平面表面。

[0024] 在一些实施例中，所述沟槽填充材料包括诸如氧化硅、氮氧化硅或氮化硅的绝缘体。

[0025] 本领域技术人员根据描述、权利要求和本公开的附图能够理解本公开的其他方面。

附图说明

[0026] 被并入本文并形成说明书的一部分的附图例示了本公开的实施例，并与所述描述一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

[0027] 图1示出了根据本公开的一些实施例的示例性三维(3D)存储器件的示意性俯视图。

[0028] 图2A-2B示出了根据本公开的一些实施例的示例性3D存储器件的一些区域的示意性俯视图。

[0029] 图3是根据本公开的一些实施例的示例性3D存储器阵列结构的示意性截面图。

[0030] 图4A-4B示出了根据本公开的一些实施例的具有贯穿衬底沟槽的示例性3D存储器件的示意性俯视图。

[0031] 图5A-5B示出了根据本公开的一些实施例的在某些制作阶段的示例性3D存储器件的示意性截面图。

[0032] 图6-10示出了根据本公开的一些实施例的在某些制作阶段的示例性3D存储器件的示意性截面图。

[0033] 图11A-11B示出了根据本公开的一些实施例的在某些制作阶段的示例性3D存储器件的示意性截面图。

[0034] 图12-13示出了根据本公开的一些实施例的在某些制作阶段的示例性3D存储器件的示意性截面图。

[0035] 图14A-14C示出了根据本公开的一些实施例的在某些制作阶段的示例性3D存储器件的示意性截面图。

[0036] 图15示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。

[0037] 在结合附图考虑时，通过下文阐述的具体实施方式，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记表示对应的要素。在附图中，类似的附图标记一般指示等同的、功能上类似的和/或结构上类似的要素。在对应附图标记中通过最左侧位指示首次出现该要素的附图。

[0038] 将参考附图描述本公开的实施例。

具体实施方式

[0039] 尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。

[0040] 要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。

[0041] 通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。

[0042] 应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

[0043] 此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

[0044] 如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底包括顶表面和底表面。顶表面通常是形成半导体器件的地方，并且因此半导体器件形成于衬底的顶部侧，除非另行指明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

[0045] 如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，底侧是相对接近衬底的层，并且顶侧是相对远离衬底的层。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。

[0046] 如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±
20％或±30％)内变化。

[0047] 在本公开中，术语“水平的/水平地/横向的/横向地”是指在标称上平行于衬底的横向表面。在本公开中，术语“每个”可能未必仅仅是指“全部中的每个”，而是还可以指“子集中的每个”。

[0048] 如文中使用的，术语“3D存储器”是指是指一种三维(3D)半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地竖直于衬底的横向表面。

[0049] 在本公开中，为了便于描述，使用“台阶”指代沿竖直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“台阶”，字线和下层绝缘层一起可以被称为“台阶”，基本上具有相同高度的字线可以被称为“字线台阶”或类似物，依此类推。

[0050] 在一些实施例中，3D存储器件的存储器串包括竖直延伸通过多个导电层和电介质层对的半导体柱(例如，硅沟道)。多个导电层和电介质层对在文中又被称为“交替的导电和电介质堆叠层”。导电层与半导体柱的交点能够形成存储单元。交替的导电和电介质堆叠层的导电层可以在后道工序连接至字线，其中，字线可以电连接至一个或多个控制栅。出于例示的目的，以可互换的方式使用字线和控制栅来描述本公开。半导体柱的顶部(例如，晶体管漏极区)可以连接至位线(电连接一个或多个半导体柱)。字线和位线典型地被相互垂直布设(例如，分别按行和按列)，从而形成存储器的“阵列”，其又被称为存储“块”或者“阵列块”。

[0051] 存储器“管芯”可以具有一个或多个存储“片”，并且每个存储片可以具有多个存储块。阵列块还可以被划分成多个存储“页”，其中，每个存储页可以具有多个存储器串。在闪速NAND存储器件中，可以对每个存储块执行擦除操作，并且可以对每个存储页执行读/写操作。阵列块是存储器件中的执行存储功能的芯区。为了实现更高的存储密度，竖直3D存储器堆叠层的数量被极大提高，从而增加了制造的复杂性和成本。

[0052] 存储器管芯具有被称为外围的另一区域，其为所述芯提供支持功能。外围区域包括很多数字信号电路、模拟信号电路和/或混合信号电路，例如，行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制以及类似电路。外围电路可以使用有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员而言将是显而易见的。

[0053] 为了便于描述，未讨论存储器件的其他部分。在本公开中，“存储器件”是泛称，其可以是存储器芯片(封装)、存储器管芯或者存储器管芯的任何部分。

[0054] 尽管使用三维NAND器件作为示例，但是在各种应用和设计中，也可以将所公开的结构应用到类似或不同的半导体器件中，从而(例如)改善金属连接或布线。所公开的结构的具体应用不应受到本公开的实施例的限制。

[0055] 图1示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件可以是存储器管芯，并且可以包括一个或多个存储片101，存储片101中的每者可以包括多个存储块103。在每个存储片101处可以发生等同的并发操作。可以具有兆字节(MB)尺寸的存储块103是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器件100包括四个存储片101，并且每个存储片101包括六个存储块103。每个存储块103可以包括多个存储单元，其中，可以通过诸如位线和字线的互连对每个存储单元寻址。位线和字线可以被垂直布设，从而形成金属线的阵列。在图1中，字线和位线的方向被标示为“BL”和“WL”。在本公开中，存储块103又被称为“存储器阵列”。

[0056] 3D存储器件100还包括外围区域105，即围绕存储片101的区域。外围区域105包含外围电路以支持存储器阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。

[0057] 要指出的是，图1所示的3D存储器件100中的存储片101的布置和每个存储片101中的存储块103的布置仅被用作示例，其不限制本公开的范围。

[0058] 3D存储器件100还可以包括位于存储器阵列的贯穿阵列接触区域107中的贯穿阵列接触结构。在一些实施例中，3D存储器件100的存储器阵列和外围电路可以形成在不同的衬底上，并且可以通过晶片键合被接合到一起，以形成3D存储器件100。在这一示例中，贯穿阵列接触结构可以在存储器阵列和外围电路之间提供竖直互连，由此降低金属水平并且缩小管芯尺寸。在发明名称为“Hybrid Bonding Contact Structure of Three-Dimensional Memory Device”(申请号为No.16/046,852并且提交于2018年7月26日)的共同待审美国专利申请中描述了采用混合接合的3D存储器的详细结构和方法，通过引用将该美国专利申请的全文并入本文。

[0059] 参考图2A，其示出了根据本公开的一些实施例的图1中的区域108的放大俯视图。3D存储器件100的区域108可以包括阶梯区域210以及沟道结构区域211。沟道结构区域211可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成于所述阶梯结构上的接触结构214的阵列。在一些实施例中，跨越沟道结构区域211和阶梯区域210沿WL方向延伸的多个缝隙结构216能够将存储块划分成多个指存储区218。至少一些缝隙结构216可以充当用于沟道结构区域211中的存储器串212的阵列的公共源极触点。顶部选择栅切口220可以被设置在每个指存储区218的中间，从而将指存储区218的顶部选择栅(TSG)划分成两个部分，并且由此能够将指存储区划分成两个可编程(读/写)页。尽管可以在存储块层级执行对3D NAND存储器的擦除操作，但是也可以在存储页层级执行读操作和写操作。页可以具有数千字节(KB)的尺寸。在一些实施例中，区域108还包括虚设存储器串222，以便在制作期间实施工艺变化控制和/或用于额外的机械支持。

[0060] 参考图2B，其示出了根据本公开的一些实施例的图1中的区域109的放大俯视图。3D存储器件100的区域109可以包括沟道结构区域211、贯穿阵列接触区域107以及顶部选择栅(TSG)阶梯区域224。

[0061] 区域109中的沟道结构区域211可以与区域108中的沟道结构区域211类似。TSG阶梯区域224可以包括形成于所述阶梯结构上的TSG触点226的阵列。TSG阶梯区域224可以设置于沟道结构区域211的侧面上并在俯视图中与贯穿阵列接触区域107相邻。可以在贯穿阵列接触区域107中形成多个贯穿阵列触点228。

[0062] 图3示出了根据本公开的一些实施例的示例性三维(3D)存储器阵列结构300的部分的透视图。存储器阵列结构300包括衬底330、处于衬底330之上的绝缘膜331、处于绝缘膜331之上的下选择栅(LSG)332的台阶、以及控制栅333(又被称为“字线(WL)”)的多个台阶，控制栅333的多个台阶堆叠在LSG 332顶上，以形成交替的导电层和电介质层的膜堆叠层
335。在图3中为了清楚起见没有示出与控制栅的台阶相邻的电介质层。

[0063] 每个台阶的控制栅通过贯穿膜堆叠层335的缝隙结构216-1和216-2分开。存储器阵列结构300还包括处于控制栅333的堆叠层之上的顶部选择栅(TSG)334的台阶。TSG 334、控制栅333和LSG 332的堆叠层又被称为“栅电极”。存储器阵列结构300还包括存储器串212以及处于衬底330的位于相邻LSG 332之间的部分中的掺杂源极线区域344。每个存储器串212包括延伸通过绝缘膜331以及交替的导电层和电介质层的膜堆叠层335的沟道孔336。存储器串212还包括沟道孔336的侧壁上的存储器膜337、存储器膜337之上的沟道层338以及被沟道层338包围的芯填充膜339。存储单元340可以形成于控制栅333和存储器串212的交点处。存储器阵列结构300还包括处于TSG 334之上的连接至存储器串212的多条位线(BL)
341。存储器阵列结构300还包括通过多个接触结构214连接至栅电极的多条金属互连线
343。膜堆叠层335的边缘被配置为具有阶梯形状，从而允许实现对栅电极的每个台阶的电连接。沟道结构区域211和阶梯区域210对应于图2A的俯视图中的沟道结构区域211和阶梯区域210，其中，图3中的阶梯区域210之一可以用作用于TSG连接的TSG阶梯区域230。

[0064] 在图3中，出于例示的目的，将控制栅333-1、333-2和333-3的三个台阶与TSG 334的一个台阶和LSG 332的一个台阶一起示出。在这一示例中，每个存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数量可以超过三个，以提高存储容量。存储器阵列结构300还可以包括其他结构，例如，贯穿阵列触点、TSG切口、公共源极触点和虚设沟道结构。为了简单起见，在图3中未示出这些结构。

[0065] 随着对NAND闪速存储器中的更高存储容量的需求，3D存储单元340或者字线333的竖直台阶的数量也相应提高，从而产生更高的工艺复杂性和更高的制造成本。在增大存储器阵列结构300的存储单元340或字线333的台阶时，为存储器串212蚀刻更深的沟道孔336将变得更加困难，并且在阶梯结构上形成接触结构214也变得更加困难。例如，为了在大量的竖直堆叠字线(栅电极)上形成接触结构214，需要大深宽比蚀刻来形成接触孔，随后在接触孔内对导电材料进行大深宽比沉积。为了降低3D存储器的每比特成本，减小存储结构的尺寸，以允许在晶片上制作更多的存储块。然而，增多的字线堆叠层还将沿平行于衬底表面的水平方向导致更宽的阶梯结构，从而产生更宽的阶梯区域210和更低的存储密度。

[0066] 为了缓解有关越来越多的竖直堆叠字线的蚀刻和沉积困难，可以在两个或更多晶片上形成3D存储器件的部分，之后通过晶片键合或者倒装芯片键合将其结合到一起。替代地，可以通过依次堆叠多个区段而形成3D存储器件，其中，每个区段包含具有较小台阶数的字线堆叠层。然而，由于竖直堆叠的字线引起的阶梯结构的更大横向尺寸仍然限制存储密度。

[0067] 本公开中的各种实施例提供了具有形成于衬底的相对侧上的存储器串和阶梯结构的3D存储器件的结构和方法。将存储器串和阶梯结构分开节约了用于芯存储器阵列的晶片面积，从而得到了更高的存储密度。在衬底的相对侧上形成存储器串和阶梯结构还可以允许阶梯结构的接触孔具有更加宽松的接地规则(临界尺寸)，并因此降低蚀刻和沉积深宽比。此外，在三维配置中使字线弯曲和折叠能够潜在地缩短总互连长度，并由此降低寄生电阻和金属线负载。所公开的3D存储器件能够提高存储器带宽和性能，并降低操作时的能量和延迟。

[0068] 图4A示出了根据本公开的一些实施例的示例性3D存储器件400的俯视图。在这一示例中，3D存储器件400包括外围区域105和四个存储片101。每个存储片101包括六个存储块103。图4A中的外围、存储片和存储块的配置、尺寸或数量只是为了举例说明的目的，而不应对本公开的范围构成限制。3D存储器件400的布局与图1中的3D存储器件100类似，除了存在下文描述的改变。

[0069] 图4B示出了根据本公开的一些实施例的存储片101的第一边缘区域445的放大俯视图。第一边缘区域445对应于图1中的区域108，其包括沟道结构区域211和贯穿衬底沟槽(TST)区域447。沟道结构区域211包括存储器串212和缝隙结构416，其与图2A中的沟道结构区域211类似。

[0070] 在一些实施例中，3D存储器件400包括多个贯穿衬底沟槽(TST)450。TST 450可以被置于存储片101的第一边缘区域445和/或第二边缘区域452中。如图4B所示，TST区域447代替图2A中的阶梯区域210。替代具有阶梯结构和形成于阶梯结构上的接触结构214的阵列，TST区域447包括具有沿字线(WL)方向的宽度W和沿位线(BL)方向的长度L的一个或多个TST 450。TST 450的宽度W和长度L的尺寸是由堆叠的字线的竖直高度确定的，并且将在后续附图中被详细讨论。

[0071] 在一些实施例中，跨越沟道结构区域211和TST区域447沿WL方向延伸的多个缝隙结构416能够将存储块划分成多个指存储区218。至少一些缝隙结构416可以充当用于沟道结构区域211中的存储器串212的阵列的公共源极触点。顶部选择栅切口220可以被设置到每个指存储区218的中间，从而将指存储区218的顶部选择栅(TSG)划分成两个部分，并且由此划分出两个可编程(读/写)页。

[0072] 图5A示出了根据一些实施例的三维存储器件的示例性结构500A的截面图，其中，结构500A包括衬底330、绝缘膜331、硬掩模560和TST 450。图5A、图5B、图6-图10以及图12-图13的截面图是沿图4B中的线AA’的。

[0073] 衬底330能够提供用于形成后续结构的平台。后续结构可以形成到衬底330的第一(例如，顶或正)表面330f或者“正面”上。还可以将后续结构形成到衬底330的第二(例如，底或者背)表面330b或者“背面”上，其中，第一和第二表面是衬底的相对侧。并且后续结构将沿竖直方向(例如，正交于衬底330的正表面或第二表面)形成。衬底330的第一和第二表面330f/330b可以被抛光并处理，以为高质量半导体器件提供平滑表面。在一些实施例中，可以将衬底330从标准晶片厚度(对于硅衬底而言大约为700μm)减薄到在机械上强固到足以支撑后续结构的厚度，例如，对于200mm的硅晶片而言为大约200μm厚。

[0074] 在一些实施例中，衬底330包括用于形成三维存储器件的任何适当材料。例如，衬底330可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他适当III-V化合物、任何其他适当材料、和/或它们的组合。在一些实施例中，衬底330还可以被称为半导体衬底。

[0075] 在一些实施例中，衬底330还可以包括具有形成于外围区域105中的外围器件和/或形成于存储块103区域中的有源器件区域的第一表面330f。这些结构是本领域普通技术人员已知的，并且为了简单起见在图5A中未示出。

[0076] 外围器件可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。外围器件可以用于支持存储器芯的存储功能的数字信号电路、模拟信号电路和/或混合信号电路的设计中，例如，外围器件可以是行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制。

[0077] 存储块中的有源器件区域可以被诸如浅沟槽隔离的隔离结构包围。可以根据存储块中的阵列器件的功能在有源器件区域中形成掺杂区，例如，p型掺杂阱和/或n型掺杂阱。

[0078] 如图5A所示，在一些实施例中，可以在衬底330的第一表面330f的顶上设置绝缘膜331。绝缘膜331包括任何适当绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或者具有F、C、N和/或H并入的氧化硅。绝缘膜331还可以包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或者氧化镧膜。

[0079] 衬底330上的绝缘膜331的形成可以包括任何适当的沉积方法，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其他适当沉积方法、和/或它们的组合。

[0080] 参考图5A，在处于衬底330的第一表面上的绝缘膜331的顶上设置硬掩模560。硬掩模560用于在后续蚀刻工艺期间为下层器件和材料提供保护。在一些实施例中，硬掩模560包括能够承受蚀刻工艺的任何适当材料，例如，非晶碳。在一些实施例中，非晶碳可以掺杂有其他耐蚀刻元素，例如硼，以提高非晶碳的耐蚀刻性。在一些实施例中，可以在非晶碳层的顶上设置薄的金属或金属氧化物层，例如，氧化锆(ZrO2)、氧化钇(Y2O3)和氧化铝(Al2O3)。非晶碳可以是通过PECVD、溅射或者任何其他适当沉积方法设置的。金属氧化物层可以是通过ALD、溅射或者任何其他适当沉积方法设置的。硬掩模560不限于文中描述的示例性材料。
其他选项可以包括氧化硅、氮化硅、高k电介质材料和/或其任何组合。

[0081] TST 450延伸通过硬掩模560、绝缘膜331和衬底330。TST 450可以是通过光刻和蚀刻形成的。除了光致抗蚀剂之外，可以使用抗反射涂层(ARC)(诸如电介质ARC(DARC)或者底部ARC(BARC))来提高光刻质量并且在蚀刻期间提供额外的保护。在光刻之后，可以首先蚀刻掉硬掩模560。可以通过使用(例如)高深宽比等离子体蚀刻来蚀刻穿过整个衬底。在一些实施例中，可以通过交替进行使用SF6化学制剂的蚀刻以及使用C4F8化学制剂的保护膜沉积来蚀刻穿过硅衬底。

[0082] 要指出的是，图5A中的结构500A仅示出了一个TST 450。然而，根据一些实施例，结构500A可以包括一个或多个TST 450。还可以将TST 450置于存储片101的第一或第二边缘区域445/452的任一者中，或者置于两个边缘区域445/452中。为了简单起见，在本公开的截面图中将仅使用一个TST作为示例。

[0083] 在侵蚀性等离子体蚀刻期间，硬掩模560可能是粗糙的并且受到损伤，并且可以在形成TST 450之后、后续工艺之前去除硬掩模560。可以使用诸如反应离子蚀刻(RIE)或者湿法化学蚀刻的蚀刻工艺相对于下层绝缘膜331选择性地去除硬掩模560。可以在后续工艺之前使用例如牺牲氧化和氧化物剥离来清洁TST 450的侧壁450s并使其平滑化。在一些实施例中，在衬底330的第一表面330f包括外围器件时，绝缘膜331可以保护外围器件不受RIE或者湿法化学蚀刻影响。

[0084] 图5B示出了根据一些实施例的三维存储器件的示例性结构500B的截面图，其中，结构500B包括处于衬底330的第二表面330b上的背面绝缘膜331b。取决于所使用的沉积工艺，在一些实施例中，可以在向第一表面330f上设置绝缘膜331时同时向第二表面330b上设置背面绝缘膜331b。

[0085] 在一些实施例中，可以将硬掩模560设置在背面绝缘膜331b上。在这一示例中，可以从衬底330的背面蚀刻TST 450，从而使其延伸通过硬掩模560、背面绝缘膜331b、衬底330和第一表面330f上的绝缘膜331。在这一示例中，绝缘膜331可以在用以形成TST 450的图案化工艺期间保护第一表面330f上的外围器件不受划擦或污染。在TST 450形成之后，也可以使用与上文联系图5A描述的工艺类似的工艺去除掉硬掩模560。

[0086] 在一些实施例中，可以在衬底的第二表面(背面)上在外围区域105中形成外围器件，和/或在存储块103区域中形成有源器件区域。在这一示例中，背面绝缘膜331b可以在针对存储器阵列的后续工艺期间保护外围器件。这些结构是本领域普通技术人员已知的，并且为了简单起见在图5B中未示出。

[0087] 在下文的描述中，将使用形成于结构500A之上的3D存储结构作为用于后续工艺的示例。可以在结构500B之上形成类似的结构，这对于本领域普通技术人员而言是显而易见的。

[0088] 图6示出了根据一些实施例的三维存储器件的示例性结构600的截面图，其中，结构600包括设置在处于衬底330的第一表面330f之上的绝缘膜331上的膜堆叠层335f，其延伸通过TST 450到达衬底330的第二表面330b。第一和第二表面330f/330b之上的膜堆叠层又被分别称为第一膜堆叠层335f和第二膜堆叠层335b。要指出的是，本公开附图中的结构的外形尺寸只是出于举例说明目的，并且不应根据图中的比例进行衡量。

[0089] 在一些实施例中，可以在去除硬掩模560之后在结构500A(图5A中)之上设置第一和第二膜堆叠层335f/335b。在一些实施例中，第一和第二膜堆叠层335f/335b均包括与导电层666交替堆叠的电介质层664，其中，电介质层664被配置成第一和第二膜堆叠层335f/335b的最底层和最顶层。在这种配置中，每个导电层666夹在两个电介质层664之间，并且每个电介质层664夹在两个导电层666之间(除了最底层和最顶层之外)。电介质层664和导电层666可以与图3中所示的交替导电层和电介质层类似。

[0090] 在一些实施例中，绝缘膜331上的第一膜堆叠层335f包括沿垂直于衬底330的第一表面330f的方向堆叠的交替导电层和电介质层666/664。在一些实施例中，衬底330的第二表面330b上的第二膜堆叠层335b包括沿垂直于衬底330的第二表面330b的方向堆叠的交替的导电层和电介质层666/664。在一些实施例中，第一和第二膜堆叠层335f/335b还包括处于贯穿衬底沟槽450内的沿垂直于贯穿衬底沟槽450的侧壁450s的方向堆叠的交替的导电层和电介质层666/664。

[0091] 在交替的导电层和电介质层666/664中，电介质层664和导电层666的两个相邻层又被称为导电层和电介质层对667。第一和第二膜堆叠层335f/335b的形成可以涉及将电介质层664设置为均具有相同的厚度或者具有不同的厚度。例如，电介质层664的示例性厚度可以处于10nm到500nm的范围内。类似地，导电层666可以均具有相同厚度或者可以具有不同厚度。例如，导电层666的示例性厚度可以处于10nm到500nm的范围内。

[0092] 尽管在图6中的第一和第二膜堆叠层335f/335b中仅例示了总共九个层，但是应当理解，这只是为了举例说明的目的，可以在第一和第二膜堆叠层335f/335b中包括任何数量的层。

[0093] 在一些实施例中，第一和第二膜堆叠层335f/335b可以包括除了电介质层664和导电层666之外的层，并且可以由不同材料构成并且具有不同厚度。第一和第二膜堆叠层335f/335b沿平行于衬底330的表面的横向方向延伸。

[0094] 在一些实施例中，形成于第二表面330b之上并且处于TST 450内的电介质层664可以均具有与第一表面330f之上的电介质层664相同的厚度。在一些实施例中，形成于第二表面330b之上并且处于TST 450内的电介质层664可以均具有与第一表面330f之上的电介质层664不同的厚度。类似地，形成于第二表面330b之上并且处于TST 450内的导电层666可以均具有与形成于第一表面330f之上的导电层666相同或不同的厚度。然而，每个电介质层664是从衬底的正面通过TST 450到达衬底的背面的连续膜，以使两个相邻导电层666不彼此形成电短路。类似地，每个导电层666是从衬底的正面通过TST 450到达衬底的背面的连续膜，从而使每个导电层666不形成电开路。

[0095] 在一些实施例中，TST 450的宽度W和长度L(还如图4B中所示)可以被设计为使得所述宽度W和长度L不小于第一或第二膜堆叠层335f/335b的厚度的两倍。

[0096] 在一些实施例中，电介质层664可以包括任何适当绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、具有F、C、N和/或H并入的氧化硅或其任何组合。

[0097] 在一些实施例中，导电层666包括任何适当材料，例如，多晶硅、多晶锗、多晶锗硅或其任何组合。在一些实施例中，导电层666还包括非晶半导体材料，例如，非晶硅、非晶锗或其任何组合。在一些实施例中，导电层666的多晶或非晶材料可以被并入有任何适当类型的掺杂剂，例如，硼、磷或砷，以提高材料的导电性。在一些实施例中，电介质层664可以是氧化硅，并且导电层666可以是多晶硅。

[0098] 电介质层664和导电层666的形成可以包括任何适当的沉积方法，例如，CVD、RTCVD、PECVD、LPCVD、MOCVD、HDP-CVD、PVD、ALD或其任何组合。在一些实施例中，可以将多晶半导体材料沉积为处于非晶状态，并通过后续热处理将其转化为多晶。在一些实施例中，可以在沉积多晶或非晶半导体材料时，通过同时流动化学气体(例如，二硼烷(B2H6)或磷化氢(PH3))而通过原位掺杂并入导电层666中的掺杂剂。还可以使用针对3D结构的其他掺杂技术(例如，等离子体掺杂)来提高导电层666的导电性。在一些实施例中，在掺杂剂并入之后，可以执行高温退火工艺，以激活导电层666中的掺杂剂。

[0099] 图7示出了根据一些实施例的三维存储器件的示例性结构700的截面图，其中，结构700包括第一和第二抛光停止层768f/768b以及沟槽填充结构770。

[0100] 在一些实施例中，第二抛光停止层768b可以被设置在图6中的结构600之上，以覆盖衬底的背面上的第二膜堆叠层335b的暴露的表面。在一些实施例中，第一抛光停止层768f也可以被设置为覆盖衬底330的正面上的第一膜堆叠层335f的暴露表面。根据所使用的技术，TST 450内的第一和第二膜堆叠层335f/335b的暴露表面也可以被第一/第二抛光停止层768f/768b覆盖。图7-图13示出了具有分别设置在第一和第二膜堆叠层335f/335b上并且设置在TST 450内的第一和第二抛光停止层768f/768b的示例性结构。

[0101] 第一/第二抛光停止层768f/768b可以包括耐受抛光工艺的任何材料，例如，氮化硅、氧化硅、氮氧化硅、多晶硅、多晶锗、多晶锗硅或其任何组合。第一/第二抛光停止层768f/768b还可以包括非晶硅、非晶锗或其任何组合。第一和第二抛光停止层768f/768b的形成可以包括任何适当的沉积方法，例如，CVD、PECVD、LPCVD、MOCVD、RTCVD、HDP-CVD、PVD、ALD或其任何组合。

[0102] 在一些实施例中，结构700还包括沟槽填充结构770，其中，沟槽填充结构770连同第一和第二抛光停止层768f/768b以及第一和第二膜堆叠层335f/335b一起能够填充TST 450的开口，使得在后续工艺期间不会有碎屑陷入TST 450内。沟槽填充结构770可以包括任何适当绝缘体，例如，氧化硅、氮化硅、氮氧化硅、TEOS等，并且可以是使用CVD、LPCVD、RTCVD、PECVD、MOCVD、HDP-CD、PVD、ALD或其任何组合设置的。

[0103] 在一些实施例中，使用诸如化学机械抛光(CMP)或RIE和/或其任何组合的技术，沟槽填充结构770的第一和第二表面770t/770b可以分别与第一和第二膜堆叠层335f/335b的顶表面共平面。

[0104] 图8示出了根据一些实施例的三维存储器件的示例性结构800的截面图，其中，结构800包括在处于衬底330的第二表面330b上的第二膜堆叠层335b的边缘上形成的阶梯结构872。阶梯结构872实现与每个导电层和电介质层对667的导电层666的电接触。在阶梯结构872中，阶梯的台阶包括导电层和电介质层对667，因而又被称为阶梯(SC)层或SC台阶667。

[0105] 阶梯结构872包括导电层666，每个导电层在衬底330的第二表面330b之上沿水平方向终止于不同长度，从而允许对导电层666中的每者的电连接。

[0106] 在一些实施例中，可以通过反转衬底使背面朝向加工工具来执行针对衬底背面的工艺。可以采用对衬底透明的光源完成相对于衬底的正面上的特征的光刻对准。例如，在硅衬底上，可以使用红外激光实现从背面到正面的对准。

[0107] 在一些实施例中，可以通过使用掩模堆叠层(未示出)在第二膜堆叠层335b上施加重复的蚀刻-修整工艺而形成阶梯结构872的多个台阶。在一些实施例中，掩模堆叠层可以包括光致抗蚀剂或者基于碳的聚合物材料。在一些实施例中，掩模堆叠层是在形成阶梯结构872之后形成的。

[0108] 蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，去除SC层667的具有暴露表面的部分。蚀刻深度是SC层667的厚度。针对电介质层664的蚀刻工艺可以相对于导电层666具有高选择性，和/或反之亦然。相应地，下层SC层667可以充当蚀刻停止层。结果，在每个蚀刻-修整周期内形成一个阶梯台阶。

[0109] 在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其他干法蚀刻工艺的各向异性蚀刻对SC层667进行蚀刻。在一些实施例中，电介质层664是氧化硅。在这一示例中，对氧化硅的蚀刻可以包括使用基于氟的气体的RIE，例如，所述基于氟的气体可以是基于氟化碳(CF4)的气体、基于六氟乙烷(C2F6)的气体和/或任何其他适当气体。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，导体层666是多晶硅。在这一示例中，对多晶硅的蚀刻包括使用基于SF6或Cl2/BCl3的气体的RIE。用以去除单层堆叠层的方法和蚀刻剂不应受到本公开的实施例的限制。

[0110] 修整工艺包括对掩模堆叠层施加适当蚀刻工艺(例如，各向同性干法蚀刻或者湿法蚀刻)，从而将掩模堆叠层沿横向向后拉。横向后拉尺寸确定了阶梯结构872的每个台阶的横向尺寸。在掩模堆叠层修整之后，最顶上的SC层667的一个部分被暴露，而最顶上的SC层667的其他部分仍被掩模堆叠层覆盖。下一个周期的蚀刻-修整工艺继续进行蚀刻工艺。

[0111] 在一些实施例中，掩模堆叠层修整工艺包括干法蚀刻，例如，使用O2、Ar、N2等的RIE。

[0112] 在一些实施例中，最顶上的SC层667可以被电介质层664覆盖。在一些实施例中，最顶上的SC层667可以进一步被第二抛光停止层768b覆盖。可以向形成阶梯结构872的每个蚀刻-修整周期的蚀刻工艺添加去除电介质层664和/或第二抛光停止层768b的工艺步骤。

[0113] 图9示出了根据一些实施例的三维存储器件的示例性结构900的截面图，其中，结构900包括具有与衬底330的背面上的第二膜堆叠层335b的顶表面共平面的表面的绝缘层974。

[0114] 在一些实施例中，可以在形成阶梯结构872之后将绝缘层974设置在衬底330的背面上。绝缘层974可以由任何适当绝缘体构成，例如，氧化硅、氮氧化硅、氮化硅或其任何组合。在一些实施例中，绝缘层974可以包括旋涂玻璃或者任何低k电介质材料，例如，掺碳氧化物(CDO或SiOCN或SiOC:H)或者掺氟氧化物(SiOF)等。在一些实施例中，绝缘层974可以是使用(例如)CVD、PVD、旋涂、溅射等设置的。

[0115] 在一些实施例中，绝缘层974的形成还包括使用第二抛光停止层768b作为抛光停止部的平坦化工艺，例如，RIE、深蚀刻或CMP。在一些实施例中，衬底330的正面上的第一抛光停止层768f可以充当保护层，以防止正面上的结构在RIE或CMP期间受到损伤。在形成共平面绝缘层974之后，可以从衬底330的正面和背面去除第一/第二抛光停止层768f/768b。

[0116] 图10示出了根据一些实施例的三维存储器件的示例性结构1000的截面图，其中，结构1000包括穿过衬底330的正面上的第一膜堆叠层335f和绝缘膜331的多个存储器串212。

[0117] 出于例示的目的，图10示出了三个存储器串。在这一示例中，每个存储器串212包括两个存储单元340-1和340-2，它们与对应于第一和第二膜堆叠层335f/335b的两个导电层666的两个控制栅333-1和333-2相交。每个存储器串212包括延伸通过衬底330的第一表面330f上的第一绝缘膜331以及交替导电层和电介质层构成的第一膜堆叠层335f的沟道孔336。存储器串212还包括位于沟道孔336的侧壁上的存储器膜337、覆盖存储器膜337的侧壁的沟道层338、以及覆盖沟道层338的侧壁并填充沟道孔336的芯填充膜339。要指出的是，图
10中示出的存储器串和存储单元的数量只是为了举例说明的目的，并且可以增大所述数量以提高存储容量。结构1000可以包括其他结构，例如，贯穿阵列触点、TSG切口和虚设沟道结构，为了简洁起见在图10中未示出所述结构。

[0118] 图11A示出了根据一些实施例的三维存储器件的示例性结构1101的截面图，其中，结构1101沿着图4B中的第一边缘区域445中的线BB’。结构1101包括分别形成于第一和第二膜堆叠层335f/335b中的多个第一和第二缝隙开口1175f和1175b。第一和第二缝隙开口1175f和1175b至少延伸通过第一和第二膜堆叠层335f/335b的所有导电层666。

[0119] 第一和第二缝隙开口1175f/1175b可以是通过蚀刻穿过交替导电层和电介质层而形成的。在一些实施例中，交替导电层和电介质层由多晶硅和氧化硅构成。在这一示例中，可以使用利用诸如SF6或Cl2/BCl3的化学气体和/或针对多晶硅的其他适当蚀刻剂的RIE来蚀刻多晶硅。可以使用利用诸如CF4、CHF3、C2F6或C3F6的化学气体和/或针对氧化硅的其他适当蚀刻剂的RIE来蚀刻氧化硅。可以使用对衬底330透明的光源(例如，针对硅衬底的红外激光)来实施从衬底背面到衬底正面的光刻对准。

[0120] 图11B示出了根据一些实施例的三维存储器件的示例性结构1102的截面图，其中，结构1102包括分别形成在第一和第二膜堆叠层335f/335b中的多个第一和第二缝隙结构416f和416b。

[0121] 在形成第一和第二缝隙开口1175f/1175b之后，可以将缝隙填充材料1176设置在衬底的相应的第一和第二表面330f/330b上的多个第一和第二缝隙开口1175f/1175b中。之后，可以去除缝隙切口1175f/1175b外的多余的缝隙填充材料，并且可以使用诸如RIE深蚀刻或者CMP的技术分别在第一/第二缝隙结构416f/416b与第一/第二膜堆叠层335f/335b之间形成共平面表面。

[0122] 在一些实施例中，可以顺次完成第一和第二缝隙结构416f/416b。例如，可以首先在第一膜堆叠层335f中形成第一缝隙结构416f，包括形成第一缝隙开口，在第一缝隙开口中设置缝隙填充材料1176，以及形成共平面的第一缝隙结构416f。之后，可以使用类似的工艺步骤在第二膜堆叠层335b中形成第二缝隙结构416b。在一些实施例中，可以首先形成第二缝隙结构416b，并且之后形成第一缝隙结构416f。

[0123] 第一和第二缝隙结构416f/416b可以包括任何适当绝缘体，例如，氧化硅、氮化硅、氮氧化硅、TEOS等，并且可以是使用CVD、LPCVD、RTCVD、PECVD、MOCVD、HDP-CD、PVD、ALD或其任何组合设置的。

[0124] 在竖直方向上，第一和第二缝隙结构416f/416b至少延伸通过第一膜堆叠层335f中的所有导电层666。在一些实施例中，第一缝隙结构416f中的一些可以延伸通过第一膜堆叠层335f和绝缘膜331。在这一示例中，第一缝隙结构416f中的一些可以包括导电芯1178，其中，导电芯1178可以被缝隙填充材料1176包围，其被配置为充当针对存储器串的掺杂源极线区域344(如图3所示)的公共源极触点。

[0125] 在图4B中以俯视图示出并且被标示为缝隙结构416的第一和第二缝隙结构416f/416b跨越沟道结构区域211以及TST区域447横向延伸。在一些实施例中，第一/第二缝隙结构416f/416b分别竖直延伸通过第一和第二膜堆叠层335f/335b，并且由此能够将存储块
103划分成可单独编程和读取的指存储区218(参考图4B)。

[0126] 图12示出了根据一些实施例的三维存储器件的示例性结构1200的截面图，其中，结构1200包括处于衬底330的背面上的绝缘层974中的多个接触孔1280。

[0127] 在一些实施例中，可以使用光致抗蚀剂或聚合物材料作为掩模层来蚀刻接触孔1280。可以使用一种或多种掩模和图案化工艺来形成接触孔1280。在一些实施例中，绝缘层
974可以包括蚀刻停止层(未示出)。可以使用选择性蚀刻工艺，以使得绝缘层974的蚀刻速率高于蚀刻停止层或者阶梯结构872的导电层666的蚀刻速率。在一些实施例中，在形成接触孔1280的一种或多种蚀刻工艺期间，蚀刻停止层可以保护下层结构，直到形成了针对阶梯结构872中的每个层级的所有接触孔1280为止。例如，与离衬底330的第二表面330b远的SC层667的接触孔1280相比，离衬底330的第二表面330b更近的阶梯(SC)层667的接触孔
1280需要更长的蚀刻时间。接触孔1280延伸通过绝缘层974，从而暴露SC层667的导电层。在一些实施例中，接触孔1280还延伸通过蚀刻停止层，以暴露SC层667的导电层。在一些实施例中，选择性蚀刻包括使用诸如CF4、CHF3、C2F6或C3F6的化学蚀刻剂和/或使用其他适于蚀刻氧化硅或氮化硅的蚀刻剂的各向异性干法蚀刻。

[0128] 图13示出了根据一些实施例的三维存储器件的示例性结构1300的截面图，其中，结构1300包括多个接触结构214。接触结构214连接至衬底330的背面上的阶梯结构872的导电层666。

[0129] 可以通过在接触孔1280(图12)中以及直接在阶梯结构872的导电层666的暴露部分上设置导电材料而形成接触结构214。相应地，可以从衬底背面对第二膜堆叠层335b的导电层666中的每者进行电连接。

[0130] 在一些实施例中，接触结构214可以包括金属或金属化合物，例如，钨、钴、镍、铜、铝、钛、钽、氮化钽(TaN)和/或其任何组合。所述金属或者金属化合物可以通过任何适当设置沉积方法形成，例如，溅射、热蒸发、电子束蒸发、ALD、PVD和/或其任何组合。

[0131] 在一些实施例中，接触结构214还可以包括金属硅化物，包括WSix、CoSix、NiSix或AlSix等。在这一示例中，第二膜堆叠层335b的导电层666可以是多晶硅。金属硅化物材料的形成可以包括将金属层直接设置到在接触孔1280内被暴露的多晶硅上，并且之后施加热退火工艺，随后去除未发生反应的金属。

[0132] 在一些实施例中，可以使用平坦化工艺(例如，CMP工艺)使接触结构214与绝缘层974共平面。

[0133] 通过接触结构214，可以将针对每个存储单元的栅电极的导电通路一直布线到衬底背面的表面处，从而在后道工序工艺中实现针对3D存储器的字线以及顶部/下部选择栅的各种配置。

[0134] 将阶梯结构872从衬底330的正面移动到背面为正面的更多存储器阵列(或串)节约了空间，并因此提高了存储密度。此外，在衬底330的背面上，每个阶梯层级可以具有更宽的台阶，并且允许有更宽的用于接触结构214的接触孔1280。随着字线堆叠层(例如，第一和第二膜堆叠层335f/335b)急剧增大，可以极大地减小用于蚀刻接触孔以及设置接触结构214的金属材料的深宽比。

[0135] 在形成结构1300之后，3D存储器件的制作可以利用后道工序(BEOL)金属互连线而继续，并且对于本领域普通技术人员而言是已知的。在一些实施例中，可以向结构1300添加字线堆叠层的第二区段，以进一步提高存储单元的竖直数量。

[0136] 图14A-14C示出了根据一些实施例的BEOL金属互连线343和栅电极(阶梯结构872的导电层666或者第一/第二膜堆叠层335f/335b)之间的连接的示意图。

[0137] 在图14A中，在存储片的一个边缘处，例如，在图4A中的第一边缘区域445中在存储器串的一侧上形成TST 450。相应地，还在衬底330的背面上的第二膜堆叠层335b的边缘处在存储器串的一侧上形成阶梯结构872。在这一示例中，阶梯结构872的每个导电层666通过接触结构214连接至金属互连线343。

[0138] 在图14B中，在存储片的两个边缘中的每者处，例如，在图4A中的第一/第二边缘区域445/452中，在存储器串的两侧中的每一侧上形成TST450。相应地，在两个第二膜堆叠层335b中的每者的边缘处，在存储器串的两侧中的每一侧上形成阶梯结构872。在这一示例中，一个阶梯结构872的奇导电层和另一阶梯结构的偶导电层通过接触结构214连接至金属互连线343。在这一示例中，金属互连线343只需要连接到每隔一个的接触结构214。在一些实施例中，接触结构214可以形成到第二膜堆叠层335b的每隔一个的导电层上。因此，工艺窗口可以更大，而且产量也得到了提高。此外，由于更大间距的原因，金属互连线343和/或接触结构214可以被设计得更宽，并且具有更少的金属线负载。

[0139] 在图14C中，在存储片的两个边缘中的每者处，例如，在图4A中的第一/第二边缘区域445/452中，在存储器串的两侧中的每一侧上形成TST450。相应地，在两个第二膜堆叠层335b中的每者的边缘处，在存储器串的两侧中的每一侧上形成阶梯结构872。在这一示例中，阶梯结构中的每者上的每个接触结构连接至金属互连线343。在这一示例中，存储单元的每个控制栅由两条字线和两条金属互连线343驱动，其中，两条字线和两条金属互连线
343被电连接。使金属连接加倍能够降低寄生电阻和金属线负载，并由此增大通往存储单元的控制栅的驱动电流。因此，能够改善对存储单元的编程或读取速度。

[0140] 图15示出了根据一些实施例的用于形成三维存储器阵列的阶梯结构和接触结构的示例性方法1500。方法1500的工艺步骤可以用于形成图5A-14C中所示的存储器件结构。应当理解，方法1500中所示的工艺步骤并非排他的，也可以在所例示的工艺步骤中的任何工艺步骤之前、之后或之间执行其他工艺步骤。在一些实施例中，示例性方法1500的一些工艺步骤可以被省略或者可以包括此处为了简单起见而未描述的其他工艺步骤。在一些实施例中，方法1500的工艺步骤可以是按照不同顺序执行的，和/或可以发生变化。

[0141] 在工艺步骤1510，可以在衬底的第一表面(例如，正表面或者正面)上设置绝缘膜。在一些实施例中，可以在形成绝缘膜之前在衬底的第一表面上形成外围器件和存储器阵列中的有源区。绝缘膜可以是图5A中的绝缘膜331。

[0142] 在工艺步骤1515，在存储片的边缘处形成多个贯穿衬底沟槽(TST)。TST从第一表面(例如，正表面)到第二表面(例如，背表面或背面)穿透绝缘膜和硅衬底，其中，第一和第二表面在衬底的相对侧上。可以使用硬掩模来蚀刻深TST。所述结构可以分别是图5A和图5B中所示的结构500A或500B。TST的形成可以与用于TST 450的工艺类似。

[0143] 在工艺步骤1520，分别在衬底的第一和第二表面上设置膜堆叠层。第一和第二表面上的膜堆叠层(又被称为第一和第二膜堆叠层)可以是图6中的具有交替导电层和电介质层的第一和第二膜堆叠层335f/335b。第一和第二膜堆叠层也设置在TST内，并且每个导电层和电介质层是从正面穿过TST到背面连续的。

[0144] 在工艺步骤1525，在具有交替导电层和电介质层的第一膜堆叠层和第二膜堆叠层上设置第一和第二抛光停止层。第一和第二抛光停止层与图7中的第一和第二抛光停止层768f/768b类似。之后，可以在贯穿衬底沟槽内设置沟槽填充材料，其中，沟槽填充材料可以包括诸如氧化硅、氮氧化硅或氮化硅的绝缘体。最后，可以使用诸如化学机械抛光(CMP)或反应离子蚀刻(RIE)深蚀刻的平坦化工艺在沟槽填充材料与衬底的第一和第二表面上的第一和第二膜堆叠层之间形成共平面表面。之后，在TST内形成沟槽填充结构，其中，沟槽填充结构与图7中的沟槽填充结构770类似。

[0145] 在工艺步骤1530，在衬底的第二表面上的第二膜堆叠层的边缘处形成阶梯结构。阶梯结构的形成包括在衬底的第二表面之上沿水平方向按照不同长度去除每个导电层和电介质层对的部分，从而允许对导电层中的每者进行电连接。阶梯结构与图8中的阶梯结构
872类似，并且可以通过使用重复的蚀刻-修整工艺按照类似的方式形成。

[0146] 在工艺步骤1535，在衬底背面上的阶梯结构之上设置绝缘层，随后进行平坦化工艺，以在绝缘层和阶梯结构的最顶部电介质层之间形成共平面表面。图9示出了所述结构的示例。

[0147] 在工艺步骤1540，在衬底的第一表面(正面)上的第一膜堆叠层中形成多个存储器串。存储器串与图10中的存储器串212类似，其延伸通过绝缘膜以及具有交替导电层和电介质层的第一膜堆叠层。存储器串包括存储器膜、沟道层和芯填充膜。

[0148] 在工艺步骤1545，分别在衬底的正面和背面上的第一和第二膜堆叠层中形成第一和第二缝隙结构，以将存储块划分成多个可编程并且可读取的指存储区。图11A-11B示出了第一和第二缝隙结构的示例。第一和第二缝隙结构的形成包括蚀刻衬底的第一和第二表面上的具有交替导电层和电介质层的第一和第二膜堆叠层，以形成多个第一和第二缝隙开口(见图11A)，在多个第一和第二缝隙开口中设置缝隙填充材料，以及分别在第一和第二缝隙填充材料与第一和第二膜堆叠层之间形成共平面表面(见图11B)。在一些实施例中，缝隙填充材料包括诸如氧化硅、氮氧化硅或氮化硅的绝缘体。在一些实施例中，缝隙结构还可以包括由绝缘体包围的导电芯，其被配置为充当存储器串的公共源极触点。

[0149] 在工艺步骤1550，在阶梯结构的导电层上形成多个接触结构。接触结构的形成包括下述工艺步骤。首先，可以在衬底背面上的阶梯结构之上的绝缘层中形成多个接触孔，从而暴露阶梯结构的导电层(如图12中所示)。之后，可以在接触孔内设置金属材料，以直接接触导电层。最后，可以使用平坦化工艺在衬底背面上形成共平面表面。接触结构可以提供与衬底背面上的阶梯结构的导电层中的每者的电连接。图13示出了导电层的示例。

[0150] 在工艺步骤1555，可以形成用于存储器阵列和外围器件的各种金属触点。可以利用金属互连线继续进行后道工序工艺，以形成功能性3D NAND存储器件。在图14A、14B和14C中示出了金属互连线与阶梯结构的栅电极之间的布线的示例。

[0151] 在一些实施例中，可以在衬底的第一表面上形成外围器件。在一些实施例中，可以在衬底的第二表面上形成外围器件。在一些实施例中，外围器件可以形成在不同的衬底上，并且可以通过晶片键合或者倒装芯片键合与存储器串和阶梯结构电连接。在这一示例中，可以使用诸如穿硅通孔(TSV)或者贯穿阵列触点等的互连结构形成位线、字线和外围电路之间的互连。

[0152] 根据本公开的各种实施例提供了与其他3D存储器件相比具有更小的管芯尺寸、更高的存储密度和提高的性能的3D存储器件。通过将阶梯结构和接触结构移到衬底背面，能够提高3D存储器件的存储密度。借助于衬底背面上的更宽松的接地准则，能够将字线中的每者的接触结构设计为具有更大的横向尺寸，并因此能够减小接触孔蚀刻和导电材料填充时的高深宽比。因此，能够提高高密度存储器的制造产量。

[0153] 相应地，在本公开中描述了三维存储器件及其制作方法的各种实施例。在一些实施例中，一种三维存储器件包括半导体衬底以及穿透半导体衬底的多个贯穿衬底沟槽。所述3D存储器件还包括设置在所述半导体衬底的第一表面上、延伸通过所述贯穿衬底沟槽到达所述半导体衬底的第二表面的膜堆叠层，其中，所述膜堆叠层包括交替导电层和电介质层。所述3D存储器件还包括形成于所述膜堆叠层的边缘处的阶梯结构。

[0154] 在一些实施例中，一种用于形成三维存储器件的方法包括在衬底的第一表面上设置绝缘膜以及形成延伸通过所述绝缘膜和所述衬底的多个贯穿衬底沟槽。所述方法还包括在所述衬底的第一表面和第二表面上设置具有交替导电层和电介质层的膜堆叠层，其中，所述第一和第二表面是所述衬底的相对侧；所述方法还包括在所述贯穿衬底沟槽内形成沟槽填充结构，以及在所述衬底的第二表面上的膜堆叠层的边缘处形成阶梯结构。所述方法还包括在所述阶梯结构上设置绝缘层以及在所述衬底的第一表面上的膜堆叠层中形成多个存储器串。所述方法包括分别在所述第一和第二表面上的膜堆叠层内形成多个第一和第二缝隙结构，以将存储块划分成多个可编程并且可读取的指存储区。所述方法还包括在所述阶梯结构的导电层上形成接触结构。

[0155] 对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

[0156] 上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。

[0157] 发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。

[0158] 本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。