用于计算系统启动的方法和计算系统

摘要

本申请提供了一种用于计算系统启动的方法和计算系统，该计算系统包括主节点和至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节点控制器NC，该主节点包括处理器、BMC、NC和平台控制中心PCH板，该方法包括：该主节点中的处理器通过该PCH板读取基本输入输出系统BIOS代码；主节点的BMC将该BIOS代码发送给该每个从节点的BMC；或每个从节点的BMC对非易失性存储中的BIOS代码进行单独升级；在该计算系统启动时，该每个从节点中的处理器直接从该每个从节点中的NC下挂的非易失性存储中读取该BIOS代码。本申请实施例的用于计算系统启动的方法和计算系统，能够节省物料，减少整机空间。

权利要求

1.一种用于计算系统启动的方法，其特征在于，所述计算系统包括主节点和至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节点控制器NC，所述主节点包括处理器、BMC、NC和平台控制中心PCH板，所述方法包括：所述主节点中的处理器通过所述PCH板读取基本输入输出系统BIOS代码；

所述主节点通过所述主节点的BMC将所述BIOS代码发送给所述每个从节点的BMC；

在所述计算系统启动时，所述每个从节点中的处理器直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码；

在所述每个从节点的处理器直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码前，所述方法还包括：所述每个从节点的BMC将所述BIOS代码写入从节点的非易失性存储中。

2.根据权利要求1所述的方法，其特征在于，所述主节点中的处理器通过所述PCH板读取BIOS代码，包括：

所述主节点中的处理器使用BMC通过所述PCH板读取所述主节点的非易失性存储中的所述BIOS代码。

3.根据权利要求1所述的方法，其特征在于，所述每个从节点对应的非易失性存储与NC是直接相连的。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：所述主节点通过所述主节点的BMC对所述主节点的非易失性存储中的BIOS代码进行升级。

5.根据权利要求1所述的方法，其特征在于，所述每个从节点中的处理器通过NC直接读取BIOS代码的方式是预先配置的。

6.一种计算系统，其特征在于，包括：主节点，至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节点控制器NC，所述主节点包括处理器、BMC、NC和平台控制中心PCH板；

所述主节点中的处理器，用于通过所述PCH板读取基本输入输出系统BIOS代码；

所述主节点用于，通过所述主节点的BMC将所述BIOS代码发送给所述每个从节点的BMC；

所述每个从节点中的处理器用于，在所述计算系统启动时，直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码；

所述每个从节点具体用于：

通过所述每个从节点的BMC将所述BIOS代码写入从节点的非易失性存储中。

7.根据权利要求6所述的计算系统，其特征在于，所述主节点中的处理器具体用于：使用BMC通过所述PCH板读取所述主节点对应的非易失性存储中的所述BIOS代码。

8.根据权利要求6所述的计算系统，其特征在于，所述每个从节点对应的非易失性存储与NC是直接相连的。

9.根据权利要求6所述的计算系统，其特征在于，所述主节点中的处理器还用于：通过所述主节点的BMC对所述主节点的非易失性存储中的BIOS代码进行升级。

10.根据权利要求6所述的计算系统，其特征在于，所述每个从节点中的处理器通过NC直接读取BIOS代码的方式是预先配置的。

说明书

用于计算系统启动的方法和计算系统

技术领域

[0001] 本申请涉及计算机技术领域，并且更具体地，涉及一种用于计算系统启动的方法和计算系统。

背景技术

[0002] 在基于节点控制器(Node Controller，NC)控制的高速缓存非对称一致性内存访问(Cache Coherent‑Non Uniform Memory Access，CC‑NUMA)多处理器系统启动时，每个节
点(Node)都通过平台控制器中心(Platform Controller Hub，PCH)去本节点的闪存中读取
基本输入输出系统(BasicInput Output System，BIOS)代码。这就需要每个节点都自己携
带PCH板。系统节点越多，需要的PCH板就越多，从而导致成本增加，以及占用整机的空间过
多等问题。基于此，亟需提出一种方法解决上述问题。

发明内容

[0003] 本申请提供一种用于计算系统启动的方法和计算系统，能够降低成本，节约整机空间。

[0004] 第一方面，提供了一种用于计算系统启动的方法，所述计算系统包括主节点和至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节点控制器NC，所述主节点
包括处理器、BMC、NC和平台控制中心PCH板，所述方法包括：

[0005] 所述主节点中的处理器通过所述PCH板读取基本输入输出系统BIOS代码；

[0006] 所述主节点通过所述主节点的BMC将所述BIOS代码发送给所述每个从节点的BMC；

[0007] 在所述计算系统启动时，所述每个从节点中的处理器直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码。

[0008] 可选地，所述计算系统是基于高速缓存非对称一致性内存访问CC‑NUMA的系统。可选地，在本申请实施例中，非易失性存储可以是闪存。其中，该非易失性存储具有非易失性
的特点。

[0009] 可选地，从节点也可以对自己的非易失性存储中的BIOS代码进行单独升级烧写，对此不作限定。

[0010] 在本申请实施例中，通过保留主节点的PCH板，而不需要从节点的PCH板，能够节省成本，降低物料。具体实现时，主节点通过PCH板获取BIOS代码，从节点通过NC下挂的非易失
性存储中直接读取BIOS代码，以完成系统的启动过程。可选地，主节点的BMC可以将BIOS代
码发送给从节点的BMC，或者，从节点的BMC对从节点的非易失性存储中的BIOS代码进行单
独升级，对此不作限定。

[0011] 在一些可能的实现方式中，在所述计算系统启动时，每个从节点的处理器直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码前，所述方法还包括：

[0012] 所述每个从节点的BMC将所述BIOS代码写入从节点对应的非易失性存储中。

[0013] 具体地，主节点可以通过以太网连接，将所述BIOS代码发送给每个从节点对应的基板管理控制器BMC。对应地，每个从节点的BMC将所述BIOS代码写入到从节点对应的非易
失性存储中。

[0014] 在一些可能的实现方式中，所述主节点中的处理器通过平台控制器中心PCH板读取BIOS代码，包括：

[0015] 所述主节点中的处理器使用BMC通过所述PCH板读取所述主节点对应的非易失性存储中的所述BIOS代码。

[0016] 在一些可能的实现方式中，所述每个从节点对应的非易失性存储与NC是直接相连的。

[0017] 在一些可能的实现方式中，所述方法还包括：

[0018] 所述主节点通过所述主节点的BMC对所述主节点对应的非易失性存储中的BIOS代码进行升级。

[0019] 在一些可能的实现方式中，所述每个从节点中的处理器通过NC直接读取BIOS代码的方式是预先配置的。

[0020] 也就是说，计算系统可以为NC预先配置默认访问方式，使得从节点中的处理器可以基于该默认访问方式通过UPI通路访问到与NC连接的非易失性存储。

[0021] 第二方面，提供了一种计算系统，包括：

[0022] 主节点，至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节点控制器NC，所述主节点包括处理器、BMC、NC和平台控制中心PCH板；

[0023] 所述主节点中的处理器，用于通过所述PCH板读取基本输入输出系统BIOS代码；

[0024] 所述主节点用于，通过所述主节点的BMC将所述BIOS代码发送给所述每个从节点的BMC；

[0025] 所述每个从节点中的处理器用于，在所述计算系统启动时，直接从所述每个从节点中的NC下挂的非易失性存储中读取所述BIOS代码。

[0026] 可选地，所述计算系统是基于高速缓存非对称一致性内存访问CC‑NUMA的系统。

[0027] 在本申请实施例中，通过保留主节点的PCH板，而不需要从节点的PCH板，能够节省成本，降低物料。具体实现时，主节点通过PCH板获取BIOS代码，从节点通过NC下挂的非易失
性存储中直接读取BIOS代码，以完成系统的启动过程。可选地，主节点的BMC可以将BIOS代
码发送给从节点的BMC，或者，从节点的BMC对非易失性存储中的BIOS代码进行单独升级，对
此不作限定。

[0028] 在一些可能的实现方式中，所述每个从节点的处理器具体用于：

[0029] 通过所述每个从节点的BMC将所述BIOS代码写入从节点对应的非易失性存储中。

[0030] 在一些可能的实现方式中，所述主节点中的处理器具体用于：

[0031] 使用BMC通过所述PCH板读取所述主节点对应的非易失性存储中的所述BIOS代码。

[0032] 在一些可能的实现方式中，所述每个从节点对应的非易失性存储与NC是直接相连的。

[0033] 在一些可能的实现方式中，所述主节点还用于：

[0034] 通过主节点的BMC对所述主节点对应的非易失性存储中的BIOS代码进行升级。

[0035] 在一些可能的实现方式中，所述每个从节点中的处理器通过NC直接读取BIOS代码的方式是预先配置的。

[0036] 也就是说，计算系统可以为NC预先配置默认访问方式，使得从节点中的处理器可以基于该默认访问方式通过UPI通路访问到与NC连接的非易失性存储。

[0037] 第三方面，提供了一种主节点，用于执行上述第一方面或第一方面的任意可能实现方式中主节点的方法。具体地，该主节点包括用于执行上述第一方面或第一方面的任意
可能实现方式中主节点的方法的模块或单元。

[0038] 第四方面，提供了一种从节点，用于执行上述第一方面或第一方面的任意可能实现方式中从节点的方法。具体地，该从节点包括用于执行上述第一方面或第一方面的任意
可能实现方式中从节点的方法的模块或单元。

[0039] 第五方面，提供了一种计算系统，用于执行上述第一方面或第一方面的任意可能实现方式中的方法。该计算系统包括上述第三方面中的主节点和上述第四方面中的从节
点。

[0040] 第六方面，提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得计算系统执行上述第一方面，及其各种实现方式中的任一中方法。

[0041] 第七方面，提供了一种包含指令的计算机程序产品，其在计算机上运行时，使得计算机执行上述第一方面或其任意可能的实现方式中的方法。

附图说明

[0042] 图1是CC‑NUMA系统的一个示意性框图。

[0043] 图2是根据本申请实施例的用于计算系统启动的方法的示意性框图。

[0044] 图3是根据本申请实施例的计算系统的示意性框图。

[0045] 图4是应用本申请实施例的一个例子的流程示意图。

[0046] 图5是根据本申请实施例的计算系统的示意性框图。

具体实施方式

[0047] 下面将结合附图，对本申请中的技术方案进行描述。

[0048] 本申请实施例的技术方案可以应用于计算系统中，比如基于高速缓存非对称一致性内存访问(Cache Coherent‑Non Uniform Memory Access，CC‑NUMA)的计算机系统。高速
缓存非对称一致性内存访问CC‑NUMA系统中可以包括多个节点(Node)，包括主节点和从节
点。在CC‑NUMA系统启动时，每个节点需要读取基本输入输出系统(BasicInput Output 
System，BIOS)代码。BIOS代码是固化在计算机主板上的非易失性存储中的一组程序，直接
对计算机系统中的输入输出设备进行硬件级的控制，为其他软件程序与硬件设备之间建立
连接提供基础。BIOS是计算机加电后最先执行的程序，完成对系统的各个硬件设备初始化
设置和测试等功能，以确保系统能够正常工作。

[0049] 图1示出了CC‑NUMA系统的一个示意性框图。如图1所示，该CC‑NUMA系统可以包括N个节点。该N个节点由主节点和至少一个从节点组成。具体地，每个节点可以包括n个中央处
理器(CPU)。每个节点具有对应的平台控制器中心(Platform Controller Hub，PCH)板、闪
存、节点控制器(Node Controller，NC)和基板管理控制器(Baseboard Management 
Controller，BMC)。以节点1为例，当CC‑NUMA系统启动时，节点1通过PCH板去本节点中的非
易失性存储(比如非易失性闪存norflash)读取基本输入输出系统BIOS代码。

[0050] 若采用现有技术的方案，每个节点均需要携带PCH板，并通过PCH板读取BIOS代码。另外，BIOS代码和BMC通过交互完成CPU和NC的配置，在系统启动过程中节点才能通过UPI对
NC实现带内访问。

[0051] 本申请拟提出一种方案单PCH板的管理方案，只保留主节点上的PCH板，以降低成本，节约整机空间。

[0052] 图2示出了根据本申请实施例的用于计算系统启动的方法200的示意性框图。所述计算系统包括主节点和至少一个从节点，每个从节点包括处理器、基板管理控制器BMC和节
点控制器NC，所述主节点包括处理器、BMC、NC和平台控制中心PCH板。如图2所示，所述方法
200包括：

[0053] S201，主节点中的处理器通过平台控制器中心PCH板读取基本输入输出系统BIOS代码。可选地，如果主节点中包括多个处理器，则使用主处理器读取BIOS代码。可选地，上述
处理器可以表示CPU，比如图1中节点1中的CPU0。

[0054] 其中，所述BIOS代码可以用于系统启动、系统初始化、系统的引导、升级或测试等。

[0055] 具体地，主节点中的处理器使用主节点的BMC通过所述PCH板读取主节点对应的非易失性存储(比如norflash)中的所述BIOS代码。

[0056] S202，主节点通过所述主节点的BMC将所述BIOS代码发送给所述每个从节点的BMC。

[0057] 具体地，主节点的BMC可以通过以太网连接，将所述BIOS代码发送给每个从节点对应的基板管理控制器BMC。对应地，每个从节点的BMC将所述BIOS代码写入到从节点对应的
非易失性存储中。其中，该非易失性存储具有非易失性的特点。非易失性存储也可以称作非
易失性存储介质。

[0058] 这里，对从节点获取BIOS代码的方式不作限定，可以是主节点的BMC在上电后，将BIOS代码通过网络分发到各个从节点的非易失性存储中，也可以是每个从节点的非易失性
存储进行单独升级烧写，本申请实施例对此不作限定。

[0059] S203，在所述计算系统启动时，所述每个从节点中的处理器直接从所述每个从节点中的节点控制器NC下挂的非易失性存储中读取所述BIOS代码。

[0060] 可选地，如果从节点中包括多个处理器，则上述从节点中的处理器表示从节点中的主处理器。可选地，从节点中的处理器也可以是CPU。

[0061] 可选地，NC可以是芯片。可选地，每个从节点对应的非易失性存储与NC是直接相连的。例如，非易失性存储与NC是通过串行全双工高速接口(Serial Peripheral Interface，
SPI)直接相连的。应理解，非易失性存储与NC的连接不局限于SPI接口，也可以是其他可能
的接口，这里只是以SPI接口为例进行说明，并不对本申请实施例构成限定。

[0062] 例如，从节点中的CPU通过用户程序接口(User Program Interface，UPI)带内方式经过NC读取BIOS指令。

[0063] 可选地，所述每个从节点中的处理器通过NC直接读取BIOS代码的方式是预先配置的。也就是说，可以为NC预先配置默认访问方式，使得从节点中的处理器可以基于该默认访
问方式通过UPI通路访问到与NC连接的非易失性存储。

[0064] 具体而言，主节点中的处理器通过PCH板读取主节点中非易失性存储中的BIOS代码，主节点中的处理器通过主节点的BMC将BIOS代码发送给从节点的BMC。从节点的BMC将所
述BIOS代码写入从节点中的非易失性存储。这里，计算系统中只保留主节点中PCH板，而不
需要保留从节点中的PCH板。当计算系统启动时，从节点中的处理器通过对应的节点控制器
NC直接在从节点对应的非易失性存储中读取所述BIOS代码。因此，本申请实施例的用于计
算系统启动的方法，可以节省成本，降低物料，节约整机空间。

[0065] 在本申请实施例中，通过保留主节点的PCH板，而不需要从节点的PCH板，能够节省成本，降低物料。具体实现时，主节点通过PCH板获取BIOS代码，从节点直接通过NC下挂的非
易失性存储中读取BIOS代码，以完成系统的启动过程。

[0066] 需要说明的是，本申请实施例对从节点的数目不作限定，单个PCH板可以实现多个节点的管理。也就是说，本申请实施例中单个PCH可管理不同粒度的节点，具体采用何种粒
度可以根据需要进行相应的配置。比如，一个PCH管理1个节点，或者，一个PCH管理2个节点，
或者，一个PCH管理4个节点。这样，在满足有限的硬分区需求的同时，能够节约物料，节省整
机空间。

[0067] 可选地，所述方法200还包括：

[0068] 所述主节点通过主节点的BMC对所述主节点的非易失性存储中的BIOS代码进行升级。

[0069] 具体而言，主节点通过主节点的BMC对BIOS代码进行升级，然后将升级后的BIOS代码发送给从节点。这样，主节点也可以控制其他节点的BIOS升级。

[0070] 在本申请实施例中，主节点和从节点之间的通信方式不限于是以太网，也可以是高速串行器/解串器(SERializer/DESerializer，serdes)等其他通信方式，对此不做限定。

[0071] 可选地，在本申请实施例中，从节点中的CPU和NC的配置是通过BIOS来实现的。对于主节点或从节点：BIOS负责整个系统的启动，节点中的BMC负责整个系统的管理。在系统
启动时，BMC只需要进行上电管理即可。

[0072] 为了便于本领域技术人员理解本申请实施例的技术方案，下面将结合图3中的例子进行描述。图3示出了根据本申请实施例的计算系统的示意性框图。如图3所示，该计算系
统包括集群1和集群2。其中，集群1中包括2个节点(分别为节点1和节点2)，每个节点包括n
个CPU；集群2中包括2个节点(分别为节点3和节点4)。每个节点包括n个CPU。每个节点具有
对应的BMC、非易失性存储和NC。其中，节点1为主节点，节点2、节点3和节点4为从节点。各个
节点之间通过交换机(Swtich)建立连接。节点1与节点2、节点3和节点4的不同之处在于，节
点1中保留了PCH板，而节点2、节点3和节点4中没有。节点2、节点3和节点4中的非易失性存
储与NC是通过SPI口直接相连的。节点2、节点3和节点4中CPU通过NC可以直接读取非易失性
存储中的BIOS代码。其中，不同节点的NC之间(可以是节点1、节点2、节点3和节点4中的任意
两个节点的NC)可以建立链路。图3中示例性地给出了节点1与节点2之间的NC的链路，节点3
与节点4之间的NC的链路，并不构成限定。

[0073] 具体而言，节点1通过节点1中的BMC读取节点1的非易失性存储中的BIOS代码，并通过以太网连接发送到节点2的BMC、节点3的BMC和节点4的BMC。以节点2为例，节点2中的
BMC将BIOS代码写入节点2中的非易失性存储。这样，当系统启动时，以节点2为例，节点2可
以通过节点2中的NC直接从非易失性存储中读取BIOS代码，而不需要在节点2中设置对应的
PCH板。类似地，节点3与节点4可以采用与节点2相同的方式读取代码。

[0074] 应理解，该计算系统可以有多个节点，图3中只是以计算系统包括4个节点为例进行描述，并不对节点的数目构成限定。

[0075] 还应理解，上述只是以集群中有2个节点为例进行描述，实际中对集群包括节点数目不作限定。

[0076] 因此，从图3中的例子可以明显看出，本申请实施例的方案可以节省物料，降低成本，节省了整机空间。

[0077] 下面将结合图4中的具体流程描述本申请实施例的方案。应理解，对于图4中与现有流程相同的步骤不作赘述。如图4所示，该流程包括：

[0078] 41，CC‑NUMA系统上电。比如，系统上电电压为5v的待机(standby)电压。

[0079] 42，配置拓扑信息和时钟配置。

[0080] 具体地，当CC‑NUMA系统上电后，可以配置网络的拓扑结构以及时钟等信息。

[0081] 43，有PCH的节点配置成从直接媒体接口(Direct Media Interface，DMI)口读取BIOS代码；无PCH的节点配置成从UPI或者快速路径接口(Quick Path Interface，QPI)读取
BIOS代码。可选地，也可能通过应用程序编程接口(Application Programming Interface，
API)读取，对此不作限定。

[0082] 这里，CC‑NUMA系统可以对节点读取BIOS代码的方式进行预先配置，具体配置包括：有PCH板的节点从DMI口读取BIOS代码，无PCH板的节点从UPI口或API口读取BIOS代码。

[0083] 44，CC‑NUMA系统进行健康自检。

[0084] CC‑NUMA系统在配置完成后，可以对系统进行健康自检。这里的健康自检主要用于检测一项中的至少一项：系统器件的在位情况，系统中各个子系统是否存在短路情况，主要
部件是否有损坏错误等情况。

[0085] 45，CC‑NUMA系统上业务电。

[0086] 这里，上业务电是指管理模块对计算系统进行上电。

[0087] 46，CPU和CPU、CPU和NC完成建链(即建立链路)。可选地，在链路完成建立后，可以转至步骤49，也可以继续执行步骤47。

[0088] 这里的建链包括：CC‑NUMA系统建立CPU和CPU之间的链路，以及CPU和NC之间的链路。

[0089] 47，NC完成自我配置。这里，NC也需要进行自我配置，以适配对应的节点。

[0090] 48，NC间完成建链。

[0091] 这里，NC与NC之间也需要建立链路，以使得各个节点之间能够通信。

[0092] 49，主节点从DMI口获取BIOS代码；从节点通过NC获取BIOS代码。

[0093] 这里，本申请实施例只保留了主节点的PCH板。因此，主节点通过DMI口获取BIOS代码，从节点通过NC直接从非易失性存储中获取BIOS代码。

[0094] 50，执行BIOS代码。

[0095] CC‑NUMA系统可以开始执行各个节点读取的BIOS代码。

[0096] 51，CPU和CPU间、CPU和NC间链路是否需要切换速率。

[0097] 可选地，CC‑NUMA系统可以判断CPU和CPU之间的链路、CPU和NC之间的链路是否需要切换速率。如果需要切换速率，则转至步骤52；如果不需要切换速率，则转至步骤57。比
如，速率从高速切换到低速，或从低速切换到高速。不论是哪种切换方式，在切换完成后都
需要再次建立链路。

[0098] 52，切换速率后再次完成建链。

[0099] 这里，当CPU和CPU之间的链路、CPU和NC之间的链路需要切换速率后，需要再次进行链路建立。

[0100] 53，NC完成自配置。

[0101] 类似地，当CPU和NC之间的链路切换速率后，NC需要再次进行自我配置。

[0102] 54，NC间建链。

[0103] 类似地，当CPU和NC之间的链路切换速率后，节点和节点的NC之间需要再次建立链路。

[0104] 55，执行BIOS代码。

[0105] CC‑NUMA系统执行主节点和从节点获取的BIOS代码，或者，切换速率后继续执行BIOS代码。

[0106] 56，BIOS合并系统。

[0107] 57，执行BIOS代码。

[0108] 58，CC‑NUMA系统启动进界面shell。

[0109] CCNUMA系统执行代码启动后，系统进入用户界面shell。

[0110] 59，CC‑NUMA系统启动进入操作系统(Operating System，OS)。

[0111] 因此，上述流程详细描述了应用本申请实施例后的CC‑NUMA系统启动的方法，在只保留主节点的PCH板后，步骤43对主节点读取BIOS代码以及从节点读取BIOS代码的方式进
行了配置，从而使得主节点和从节点按照配置的方式读取BIOS代码，以完成CC‑NUMA系统的
启动。应理解，在上述流程中，为了简洁，对于部分与现有技术类似的步骤未作具体描述，本
领域技术人员是能够获知的。

[0112] 上面描述了根据本申请实施例的用于计算系统启动的方法，下面将描述根据本申请实施例的计算系统。

[0113] 图5示出了根据本申请实施例的计算系统500的示意性框图。如图5所示，所述计算系统500包括：

[0114] 主节点510，至少一个从节点520，每个从节点520包括处理器521、基板管理控制器BMC和节点控制器NC，所述主节点510包括处理器511、NC和平台控制中心PCH板512；

[0115] 所述主节点510中的处理器511，用于通过所述PCH板512读取基本输入输出系统BIOS代码；

[0116] 所述主节点510，用于通过所述主节点510的BMC将所述BIOS代码发送给所述每个从节点520；

[0117] 所述每个从节点520中的处理器521用于，在所述计算系统启动时，直接从所述每个从节点520中的NC下挂的非易失性存储中读取所述BIOS代码。

[0118] 在本申请实施例中，通过主节点的中的PCH板读取BIOS代码，从节点直接从NC在下挂的非易失性存储中读取BIOS代码，以完成计算系统的启动。计算系统500中只保留主节点
510的PCH板，而不需要从节点上保留PCH板，能够节省物料，减少整机空间，节省成本。

[0119] 可选地，所述每个从节点520的处理器521具体用于：

[0120] 通过所述每个从节点520的BMC将所述BIOS代码写入从节点对应的非易失性存储中。

[0121] 可选地，所述主节点510中的处理器511具体用于：

[0122] 使用BMC通过所述PCH板读取所述主节点510对应的非易失性存储中的所述BIOS代码。

[0123] 可选地，所述每个从节点520对应的非易失性存储与NC是直接相连的。

[0124] 可选地，所述主节点510还用于：

[0125] 通过主节点的BMC对所述主节点510对应的非易失性存储中的BIOS代码进行升级。

[0126] 可选地，所述每个从节点520中的处理器521通过NC直接读取BIOS代码的方式是预先配置的。

[0127] 因此，计算系统500中只保留主节点510的PCH板，而不需要从节点上保留PCH板，能够节省物料，减少整机空间，节省成本。

[0128] 应理解，在上述计算系统500中，主节点510可以有多个处理器，图中只给出了一个处理器511(该处理器511可以理解为主节点510的主处理器)，但并不对本申请实施例构成
限定。类似地，从节点520也可以有多个处理器，图中只给出了一个处理器521(该处理器521
可以理解为从节点520的主处理器)。

[0129] 还应理解，本申请实施例对上述计算系统500中的从节点的数目不作限定，从节点520可以有多个。这里，不论从节点的数目是多少，计算系统500中仍然只保留主节点510中
的PCH板。

[0130] 可选地，从节点520中的非易失性存储可以是能够挂在NC上的非易失性存储器。比如，该非易失性存储器可以包括：可编程只读存储器(Programmable ROM，PROM)、相变存储
器(Phase Change Memory，PCM)、阻变存储器(Resistive Random Access Memory，RRAM)、
磁性存储器(Magnetic Random Access Memory，MRAM)或铁电式存储器(Ferroelectric 
Random Access Memory，FRAM)、电可擦除可编程只读存储器(Electrically EPROM，
EEPROM)等非易失性存储器。

[0131] 在本申请实施例中，可以理解的是，在本申请实施例中，中央处理器(CPU)仅仅是处理器的一个示例，操作系统和其他软件程序通过CPU执行。除了中央处理器(CPU)外，处理
器也有可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤
可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是
通用处理器、数字信号处理器(Digital Signal Processor，DSP)，专用集成电路
(Application Specific Integrated Circuit，ASIC)，现成可编程门阵列(Field 
Programmable Gate Array，FPGA)或者其他可编程逻辑器件，分立门或者晶体管逻辑器件，
分立硬件组件，还可以是系统芯片(System On Chip，SoC)，还可以是中央处理器(Central 
Processor Unit，CPU)，还可以是网络处理器(Network Processor，NP)，还可以是数字信号
处理电路(Digital Signal Processor，DSP)，还可以是微控制器(Micro Controller 
Unit，MCU)，还可以是可编程控制器(Programmable Logic Device，PLD)或其他集成芯片。
可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是
微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的
步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组
合执行完成。软件模块可以位于随机存取存储器(Random Access Memory，RAM)、闪存、只读
存储器(Read‑Only Memory，ROM)、可编程只读存储器或者电可擦写可编程存储器、寄存器
等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的指令，结合其
硬件完成上述方法的步骤。

[0132] 还应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实
施过程构成任何限定。

[0133] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟
以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员
可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出
本申请的范围。

[0134] 所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

[0135] 在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的
划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件
可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或
讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦
合或通信连接，可以是电性，机械或其它的形式。

[0136] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个
网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目
的。

[0137] 另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

[0138] 所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说
对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计
算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个
人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。
而前述的存储介质包括：U盘、移动硬盘、只读存储器ROM、随机存取存储器RAM、磁碟或者光
盘等各种可以存储程序代码的介质。

[0139] 以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵
盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。