显示母板及其制备方法、显示基板及显示装置

摘要

本发明提供一种显示母板及其制备方法、显示基板及显示装置，涉及显示技术领域，可防止显示母板上相邻的显示基板区的走线发生ESD放电，减少由于ESD不良而产生的损伤，提高产品良率。该显示母板包括衬底基板，衬底基板包括：用于形成多个显示基板的多个显示基板区、位于每相邻两个显示基板区之间的间隔区；还包括：设置在衬底基板上的走线和静电平衡单元；走线的部分位于显示基板区，并延伸至间隔区；静电平衡单元位于间隔区，用于在相邻两个显示基板区内的走线上累积的静电荷具有电势差时，电性连通从相邻两个显示基板区延伸至间隔区内的走线。用于显示母板的制备。

权利要求

1.一种显示母板，包括衬底基板，所述衬底基板包括：用于形成多个显示基板的多个显示基板区、位于每相邻两个所述显示基板区之间的间隔区；其特征在于，还包括：设置在所述衬底基板上的走线和静电平衡单元；其中，所述走线的部分位于所述显示基板区，并延伸至所述间隔区；

所述静电平衡单元位于所述间隔区，用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线；

所述静电平衡单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，相互电性连通；其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线分别与所述静电平衡单元中的所述第一晶体管、所述第二晶体管电性连通；

或，所述静电平衡单元为导体块；其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线，与所述导体块直接电性连通；

所述走线的数量为多条，且多条所述走线用于传输不同信号；

其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线中，用于传输不同信号的所述走线对应于不同的所述静电平衡单元。

2.根据权利要求1所述的显示母板，其特征在于，

所述第一晶体管包括：第一控制电极、第一有源层、相对设置的第一子电极和第二子电极；

所述第二晶体管包括：第二控制电极、第二有源层、相对设置的第三子电极和第四子电极；

其中，所述第一控制电极、所述第一子电极以及所述第三子电极相互电性连通，所述第二控制电极、所述第二子电极以及所述第四子电极相互电性连通；

在相邻两个所述显示基板区中，从位于所述间隔区一侧的所述显示基板区延伸至所述间隔区内的所述走线与所述第一控制电极和/或所述第一子电极相连，从位于所述间隔区相对的另一侧的所述显示基板区延伸至所述间隔区内的所述走线与所述第二控制电极和/或所述第四子电极相连。

3.根据权利要求2所述的显示母板，其特征在于，

所述第一控制电极和所述第二控制电极同层设置，所述第一有源层和所述第二有源层同层设置，所述第一子电极、所述第二子电极、所述第三子电极以及所述第四子电极同层设置；

所述显示母板还包括：至少位于所述间隔区的第一绝缘层；

所述第一绝缘层位于所述第一控制电极、所述第二控制电极远离所述衬底基板的一侧；所述第一有源层、所述第一子电极以及所述第二子电极位于所述第一绝缘层远离所述第一控制电极的一侧；所述第二有源层、所述第三子电极以及所述第四子电极位于所述第一绝缘层远离所述第二控制电极的一侧；

其中，所述第一子电极通过贯穿所述第一绝缘层的第一过孔与所述第一控制电极相连，所述第四子电极通过贯穿所述第一绝缘层的第三过孔与所述第二控制电极相连；

所述第三子电极通过贯穿所述第一绝缘层的第二过孔与所述第一控制电极相连，或者，所述第三子电极与所述第一子电极为一体结构；

所述第二子电极通过贯穿所述第一绝缘层的第四过孔与所述第二控制电极相连，或者，所述第二子电极与所述第四子电极为一体结构。

4.根据权利要求3所述的显示母板，其特征在于，

多条所述走线包括：间隔排列的多条数据线引线；每条数据线引线的延伸方向均平行于，从相邻两个所述显示基板区中的一个显示基板区指向另一个显示基板区的方向；

所述显示母板还包括：位于所述间隔区内的第一引线连接部、第二引线连接部、第三引线连接部以及第四引线连接部；

其中，所述第一引线连接部、所述第二引线连接部靠近相邻两个所述显示基板区中的一个显示基板区，分别与该显示基板区中的奇数行的所述数据线引线、偶数行的所述数据线引线相连；

所述第三引线连接部、所述第四引线连接部靠近相邻两个所述显示基板区中的另一个显示基板区，分别与该显示基板区中的奇数行的所述数据线引线、偶数行的所述数据线引线相连。

5.根据权利要求4所述的显示母板，其特征在于，所述第一引线连接部和所述第三引线连接部位于同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第一引线连接部与该静电平衡单元中的所述第一子电极同层设置且相连，所述第三引线连接部与该静电平衡单元中的所述第四子电极同层设置且相连；

在所述静电平衡单元包括所述导体块的情况下，所述第一引线连接部和所述第三引线连接部对应于同一个所述导体块。

6.根据权利要求4所述的显示母板，其特征在于，所述第二引线连接部和所述第四引线连接部位于同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第二引线连接部与该静电平衡单元中的所述第一控制电极同层设置且相连，所述第四引线连接部与该静电平衡单元中的所述第二控制电极同层设置且相连；

在所述静电平衡单元为所述导体块的情况下，所述第二引线连接部和所述第四引线连接部对应于同一个所述导体块。

7.根据权利要求4所述的显示母板，其特征在于，所述第二引线连接部和所述第三引线连接部位于不同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第二引线连接部与该静电平衡单元中的所述第一控制电极同层设置且相连，所述第三引线连接部与该静电平衡单元中的所述第四子电极同层设置且相连；

在所述静电平衡单元包括所述导体块的情况下，所述第二引线连接部和所述第三引线连接部对应于同一个所述导体块。

8.根据权利要求4所述的显示母板，其特征在于，所述第一引线连接部和所述第四引线连接部位于不同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第一引线连接部与该静电平衡单元中的所述第一子电极同层设置且相连，所述第四引线连接部与该静电平衡单元中的所述第二控制电极同层设置且相连；

在所述静电平衡单元包括所述导体块的情况下，所述第一引线连接部和所述第四引线连接部对应于同一个所述导体块。

9.根据权利要求4所述的显示母板，其特征在于，所述显示基板区包括：显示区和电路区，所述电路区靠近所述间隔区设置；所述数据线引线的部分位于所述电路区，并延伸至所述间隔区；

所述显示母板还包括：位于每个所述显示基板区的所述显示区内的多条栅线与多条数据线；

其中，多条所述数据线引线与多条所述数据线一一对应、且电性连通；所述数据线引线、所述栅线、所述第二引线连接部以及所述第四引线连接部同层设置；所述数据线、所述第一引线连接部以及所述第三引线连接部同层设置。

10.根据权利要求3所述的显示母板，其特征在于，多条所述走线包括：多条显示驱动信号线，每条所述显示驱动信号线用于传输不同的信号；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述显示驱动信号线、所述第一控制电极以及所述第二控制电极同层设置；从相邻两个所述显示基板区延伸至所述间隔区内的、且用于传输相同信号的两条所述显示驱动信号线分别与同一个所述静电平衡单元中的所述第一控制电极、所述第二控制电极相连；

在所述静电平衡单元包括所述导体块的情况下，从相邻两个所述显示基板区延伸至所述间隔区内的、且用于传输相同信号的两条所述显示驱动信号线对应于同一个所述导体块。

11.根据权利要求1所述的显示母板，其特征在于，还包括：位于所述间隔区且与所述走线相连的测试电极，所述测试电极用于向所述走线加载测试信号。

12.一种如权利要求1至11任一项所述的显示母板的制备方法，其特征在于，所述制备方法包括：形成部分位于所述显示基板区，并延伸至所述间隔区内的走线；

形成位于所述间隔区的静电平衡单元，所述静电平衡单元用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线。

13.根据权利要求12所述的显示母板的制备方法，其特征在于，所述显示基板区包括：显示区和电路区，所述电路区靠近所述间隔区设置；所述走线位于所述电路区并延伸至所述间隔区；

所述静电平衡单元为导体块；

所述形成位于所述间隔区的静电平衡单元，所述静电平衡单元用于电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线，包括：采用一次构图工艺，形成位于所述显示区内的第一显示电极和位于所述间隔区的所述导体块；

将所述导体块切断，以使通过所述导体块直接电性连通的从相邻两个所述显示基板区延伸至所述间隔区内的所述走线断路；

所述制备方法还包括：

在将所述导体块切断后，形成位于所述显示区内，且与所述第一显示电极相对设置的第二显示电极。

14.根据权利要求13所述的显示母板的制备方法，其特征在于，形成的所述第一显示电极和所述第二显示电极，互为像素电极和公共电极。

15.一种显示基板，其特征在于，所述显示基板由权利要求1至11任一项所述的显示母板切割而成。

16.根据权利要求15所述的显示基板，其特征在于，所述显示基板为阵列基板。

17.一种显示装置，其特征在于，包括如权利要求15或16所述的显示基板。

说明书

显示母板及其制备方法、显示基板及显示装置

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种显示母板及其制备方法、显示基板及显示装置。

背景技术

[0002] 在显示装置的实际量产化的制备工艺中，通常是先形成较大尺寸的显示母板(如阵列基板母板，即Array母板)，后续通过对显示母板进行切割，以形成单个的显示基板。

[0003] 为了进一步提高对显示母板的衬底(如玻璃基板)的利用率，各个待形成的显示基板所在的区域，相互之间的间距非常小，这就使得，位于各所在区域外围的走线等导电结构之间的间距更小。当相邻区域内累积的静电荷具有较大的电势差时，容易使得相邻区域内距离最近的走线之间发生

[0004] ESD放电(Electro-Static Discharge，即静电放电)，产生的瞬间高电流，会通过上述走线等结构传输到与其电性连通的电子器件，如GOA(Gate Driver on Array，即阵列基板行驱动器)区的电子器件、AA(Active Area，即有效显示区)区的电子器件，从而对这些区域内的电子器件产生击穿，影响产品良率。

发明内容

[0005] 鉴于此，为解决现有技术的问题，本发明的实施例提供一种显示母板及其制备方法、显示基板及显示装置，可防止显示母板上相邻的显示基板区的走线发生ESD放电，减少由于ESD不良而产生的损伤，提高产品良率。

[0006] 为达到上述目的，本发明的实施例采用如下技术方案：

[0007] 本发明实施例第一方面提供了一种显示母板，包括衬底基板，所述衬底基板包括：用于形成多个显示基板的多个显示基板区、位于每相邻两个所述显示基板区之间的间隔区；还包括：设置在所述衬底基板上的走线和静电平衡单元；其中，所述走线的部分位于所述显示基板区，并延伸至所述间隔区；所述静电平衡单元位于所述间隔区，用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线。

[0008] 在本发明一些实施例中，所述静电平衡单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，相互电性连通；其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线分别与所述静电平衡单元中的所述第一晶体管、所述第二晶体管电性连通。

[0009] 在本发明一些实施例中，所述静电平衡单元为导体块；其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线，与所述导体块直接电性连通。

[0010] 在本发明一些实施例中，所述第一晶体管包括：第一控制电极、第一有源层、相对设置的第一子电极和第二子电极；所述第二晶体管包括：第二控制电极、第二有源层、相对设置的第三子电极和第四子电极；其中，所述第一控制电极、所述第一子电极以及所述第三子电极相互电性连通，所述第二控制电极、所述第二子电极以及所述第四子电极相互电性连通；在相邻两个所述显示基板区中，从位于所述间隔区一侧的所述显示基板区延伸至所述间隔区内的所述走线与所述第一控制电极和/或所述第一子电极相连，从位于所述间隔区相对的另一侧的所述显示基板区延伸至所述间隔区内的所述走线与所述第二控制电极和/或所述第四子电极相连。

[0011] 在本发明一些实施例中，所述第一控制电极和所述第二控制电极同层设置，所述第一有源层和所述第二有源层同层设置，所述第一子电极、所述第二子电极、所述第三子电极以及所述第四子电极同层设置；所述显示母板还包括：至少位于所述间隔区的第一绝缘层；所述第一绝缘层位于所述第一控制电极、所述第二控制电极远离所述衬底基板的一侧；所述第一有源层、所述第一子电极以及所述第二子电极位于所述第一绝缘层远离所述第一控制电极的一侧；所述第二有源层、所述第三子电极以及所述第四子电极位于所述第一绝缘层远离所述第二控制电极的一侧；其中，所述第一子电极通过贯穿所述第一绝缘层的第一过孔与所述第一控制电极相连，所述第四子电极通过贯穿所述第一绝缘层的第三过孔与所述第二控制电极相连；所述第三子电极通过贯穿所述第一绝缘层的第二过孔与所述第一控制电极相连，或者，所述第三子电极与所述第一子电极为一体结构；所述第二子电极通过贯穿所述第一绝缘层的第四过孔与所述第二控制电极相连，或者，所述第二子电极与所述第四子电极为一体结构。

[0012] 在本发明一些实施例中，所述走线的数量为多条，且多条所述走线用于传输不同信号；其中，从相邻两个所述显示基板区延伸至所述间隔区内的所述走线中，用于传输不同信号的所述走线对应于不同的所述静电平衡单元。

[0013] 在本发明一些实施例中，多条所述走线包括：间隔排列的多条数据线引线；每条数据线引线的延伸方向均平行于，从相邻两个所述显示基板区中的一个显示基板区指向另一个显示基板区的方向；所述显示母板还包括：位于所述间隔区内的第一引线连接部、第二引线连接部、第三引线连接部以及第四引线连接部；其中，所述第一引线连接部、所述第二引线连接部靠近相邻两个所述显示基板区中的一个显示基板区，分别与该显示基板区中的奇数行的所述数据线引线、偶数行的所述数据线引线相连；所述第三引线连接部、所述第四引线连接部靠近相邻两个所述显示基板区中的另一个显示基板区，分别与该显示基板区中的奇数行的所述数据线引线、偶数行的所述数据线引线相连。

[0014] 在本发明一些实施例中，所述第一引线连接部和所述第三引线连接部位于同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第一引线连接部与该静电平衡单元中的所述第一子电极同层设置且相连，所述第三引线连接部与该静电平衡单元中的所述第四子电极同层设置且相连；在所述静电平衡单元为所述导体块的情况下，所述第一引线连接部和所述第三引线连接部对应于同一个所述导体块。

[0015] 在本发明一些实施例中，所述第二引线连接部和所述第四引线连接部位于同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第二引线连接部与该静电平衡单元中的所述第一控制电极同层设置且相连，所述第四引线连接部与该静电平衡单元中的所述第二控制电极同层设置且相连；在所述静电平衡单元为所述导体块的情况下，所述第二引线连接部和所述第四引线连接部对应于同一个所述导体块。

[0016] 在本发明一些实施例中，所述第二引线连接部和所述第三引线连接部位于不同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第二引线连接部与该静电平衡单元中的所述第一控制电极同层设置且相连，所述第三引线连接部与该静电平衡单元中的所述第四子电极同层设置且相连；在所述静电平衡单元为所述导体块的情况下，所述第二引线连接部和所述第三引线连接部对应于同一个所述导体块。

[0017] 在本发明一些实施例中，所述第一引线连接部和所述第四引线连接部位于不同层，且对应于同一个所述静电平衡单元；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述第一引线连接部与该静电平衡单元中的所述第一子电极同层设置且相连，所述第四引线连接部与该静电平衡单元中的所述第二控制电极同层设置且相连；在所述静电平衡单元为所述导体块的情况下，所述第一引线连接部和所述第四引线连接部对应于同一个所述导体块。

[0018] 在本发明一些实施例中，所述显示基板区包括：显示区和电路区，所述电路区靠近所述间隔区设置；所述数据线引线的部分位于所述电路区，并延伸至所述间隔区；所述显示母板还包括：位于每个所述显示基板区的所述显示区内的多条栅线与多条数据线；其中，多条所述数据线引线与多条所述数据线一一对应、且电性连通；所述数据线引线、所述栅线、所述第二引线连接部以及所述第四引线连接部同层设置；所述数据线、所述第一引线连接部以及所述第三引线连接部同层设置。

[0019] 在本发明一些实施例中，多条所述走线包括：多条显示驱动信号线，每条所述显示驱动信号线用于传输不同的信号；其中，在所述静电平衡单元包括有所述第一晶体管和所述第二晶体管的情况下，所述显示驱动信号线、所述第一控制电极以及所述第二控制电极同层设置；从相邻两个所述显示基板区延伸至所述间隔区内的、且用于传输相同信号的两条所述显示驱动信号线分别与同一个所述静电平衡单元中的所述第一控制电极、所述第二控制电极相连；在所述静电平衡单元为所述导体块的情况下，从相邻两个所述显示基板区延伸至所述间隔区内的、且用于传输相同信号的两条所述显示驱动信号线对应于同一个所述导体块。

[0020] 在本发明一些实施例中，所述显示母板还包括：位于所述间隔区且与所述走线相连的测试电极，所述测试电极用于向所述走线加载测试信号。

[0021] 本发明实施例第二方面提供了一种上述任一项所述的显示母板的制备方法，所述制备方法包括：形成部分位于所述显示基板区，并延伸至所述间隔区内的走线；形成位于所述间隔区的静电平衡单元，所述静电平衡单元用于在相邻两个所述显示基板区内的所述走线上累积的静电荷具有电势差时，电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线。

[0022] 在本发明一些实施例中，所述显示基板区包括：显示区和电路区，所述电路区靠近所述间隔区设置；所述走线位于所述电路区并延伸至所述间隔区；所述静电平衡单元为导体块；所述形成位于所述间隔区的静电平衡单元，所述静电平衡单元用于电性连通从相邻两个所述显示基板区延伸至所述间隔区内的所述走线，包括：采用一次构图工艺，形成位于所述显示区内的第一显示电极和位于所述间隔区的所述导体块；将所述导体块切断，以使通过所述导体块直接电性连通的从相邻两个所述显示基板区延伸至所述间隔区内的所述走线断路；所述制备方法还包括：在将所述导体块切断后，形成位于所述显示区内，且与所述第一显示电极相对设置的第二显示电极。

[0023] 在本发明一些实施例中，形成的所述第一显示电极和所述第二显示电极，互为像素电极和公共电极。

[0024] 本发明实施例第三方面提供了一种显示基板，所述显示基板由上述任一项所述的显示母板切割而成。

[0025] 在本发明一些实施例中，所述显示基板为阵列基板。

[0026] 本发明实施例第四方面提供了一种显示装置，包括上述的所述的显示基板。

[0027] 基于此，本发明实施例提供的上述显示母板，将显示母板中原本独立的各个显示基板区延伸到间隔区的走线，通过静电平衡单元连接在一起，当相邻两个显示基板区中的走线上累积的静电荷具有电势差时，静电平衡单元能够将相邻两个显示基板区的走线电性连接在一起，从而使得整个显示母板形成一个大的静电平衡导体，从而将不同显示基板区内累积的静电荷之间的电势差快速中和，以达到电荷平衡，从而显著降低相邻显示基板区延伸到间隔区的走线之间发生ESD放电的风险，减少由于ESD不良而产生的损伤，显著提高产品良率。

附图说明

[0028] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0029] 图1为相关技术提供的一种显示母板的整体俯视结构示意图；

[0030] 图2为相关技术提供的显示母板在进行AT测试前，从设备基台上剥离时静电荷突变的原理示意图；

[0031] 图3为相关技术提供的显示母板在从设备基台上剥离过程中的ESD放电曲线示意图；

[0032] 图4为相关技术提供的显示母板中最外围走线发生ESD放电的结果示意图；

[0033] 图5为相关技术提供的显示母板中外围走线发生ESD放电后，高电流击穿GOA区的示意图；

[0034] 图6为相关技术提供的一种显示母板的局部俯视结构示意图；

[0035] 图7为本发明实施例提供的一种显示母板的俯视结构示意图；

[0036] 图8为本发明实施例提供的再一种显示母板的俯视结构示意图；

[0037] 图9A为本发明实施例提供的显示母板中静电平衡单元为静电平衡连接环时，静电平衡连接环的一种结构示意图；

[0038] 图9B为本发明实施例提供的显示母板中静电平衡单元为静电平衡连接环时，静电平衡连接环的再一种结构示意图；

[0039] 图9C为本发明实施例提供的显示母板中静电平衡单元为静电平衡连接环时，静电平衡连接环的另一种结构示意图；

[0040] 图9D为本发明实施例提供的显示母板中静电平衡单元为静电平衡连接环时，静电平衡连接环的又一种结构示意图；

[0041] 图10为本发明实施例提供的显示母板中静电平衡单元为静电平衡连接环时的等效电路图；

[0042] 图11为图9A中的aa方向和bb方向的剖面结构的组合示意图；

[0043] 图12为本发明实施例提供的另一种显示母板的俯视结构示意图；

[0044] 图13为本发明实施例提供的又一种显示母板的俯视结构示意图；

[0045] 图14为本发明实施例提供的又一种显示母板的俯视结构示意图；

[0046] 图15为本发明实施例提供的一种显示基板的俯视结构示意图；

[0047] 图16为本发明实施例提供的一种显示装置的剖面结构示意图。

[0048] 附图标记：

[0049] 1D-显示装置；01、01’-显示母板；02-设备基台；03-顶针；

[0050] 10-衬底基板；10’-显示基板；

[0051] 10a-显示基板区；10b-间隔区；

[0052] AA区-显示区；S-电路区；

[0053] 20-走线；21-数据线引线；22-显示驱动信号线、STV线；

[0054] 30-静电平衡单元；30a-沟槽；40-测试电极；

[0055] 50-第一绝缘层；51-第二绝缘层；

[0056] 61-第一引线连接部；61’-奇数行短路条；

[0057] 62-第二引线连接部；62’-偶数行短路条；

[0058] 63-第三引线连接部；64-第四引线连接部；

[0059] 70-栅线；80-数据线；a1-非晶硅层；a2-n掺杂非晶硅层；

[0060] T1-第一晶体管；T1g-第一控制电极；T1a-第一有源层；T1s-第一子电极；T1d-第二子电极；

[0061] T2-第二晶体管；T2g-第二控制电极；T2a-第二有源层；T2s-第三子电极；T2d-第四子电极；

[0062] V1-第一过孔；V2-第二过孔；V3-第三过孔；V4-第四过孔。

具体实施方式

[0063] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0064] 以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

[0065] 需要指出的是，除非另有定义，本发明实施例中所使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

[0066] 例如，本发明说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上/上方”、“下/下方”、“行/行方向”以及“列/列方向”等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本发明的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0067] 例如，在某些情况下，涉及“行方向”的实施例可以在“列方向”的情况下实施等等，相反亦如此。将本专利所述方案进行90°旋转或镜像后亦属本专利权利范畴。

[0068] 在相关技术中，由于显示母板在制备过程中，其衬底基板(如Glass)会与设备基台(即Stage)频繁地摩擦和剥离，例如在将衬底基板放置到设备基台的过程中，或者设备基台上的顶针(即Lift Pin)将衬底基板顶起的过程中，从而导致衬底基板上的静电荷发生分离与累积，容易产生ESD不良。

[0069] 并且，显示母板在制备过程中会涉及到多次构图工艺，常规的构图工艺需要通过掩膜(即Mask)技术，随着Mask设计和技术的不断进步，以及母板排布设计多元化的不断发展，同一显示母板上会设计、排布不同类型的多种对应于待形成的显示基板的相应区域。由于对应于不同类型的显示基板的区域内形成的相应结构有所差异，从而导致相邻区域外围的走线结构上分离出的静电荷或累积的静电荷的电荷密度也有所差异，从而使得当相邻区域中的静电荷存在较大的电势差时，相邻外围走线之间极易发生ESD放电，从而产生ESD不良。

[0070] 以制备出的显示母板01’中排布有四种类型的显示基板为例，如图1所示，A1、A2……A7、A8表示间隔排布的8个一种结构的待形成的显示基板的AA区(即有效显示区)、B1、B2……B7、B8表示间隔排布的8个再一种结构的待形成的显示基板的AA区(即有效显示区)、C1、C2……C7、C8表示间隔排布的8个另一种结构的待形成的显示基板的AA区(即有效显示区)、D1、D2……D7、D8表示间隔排布的8个又一种结构的待形成的显示基板的AA区(即有效显示区)。

[0071] 可以理解的是，各AA区内的结构在图1中并未示意出，具体结构可沿用相关设计；并且，上述AA区的四种类型可以是四种不同尺寸和/或不同结构，此处不再赘述。

[0072] 请继续参阅图1，由于降低制备成本的要求，需要显示母板的衬底基板10具有尽可能高的利用率，从而导致相邻AA区之间的外围走线20之间的间距越来越小。

[0073] 当显示母板制备完成后，需要通过阵列检测机(即Final Array Tester)对其进行最终测试(以下简称为AT测试)，AT测试前，需要将显示母板从设备基台上转移(即Unload)下来。

[0074] 如图2所示，当设备基台02中的顶针03将制备完成的显示母板01’顶起，以分离显示母板01’与设备基台02时，衬底基板10上各个区域的显示基板之间的静电平衡被打破，产生静电分离(图2中以“+”表示正电荷、以“-”表示负电荷)；各个区域由于大小、位置、内部电路设计等参数不同，导致不同区域(即对应不同的显示基板)10’上累积的电荷密度不一致，从而导致不同区域内的电势也不同。

[0075] 由于各个区域内的结构是相互独立的个体、即图2中虚线框内所示的，各个区域之间具有间隔(标记为“Gap”)，累积的电荷来不及快速移动并中和，从而诱导相邻区域间距离最近的走线结构产生ESD放电，产生ESD不良。

[0076] 设备基台02中的顶针03将制备完成的显示母板01’顶起，以使得显示母板01’与设备基台02分离的瞬间，显示母板01’上不同区域间的静电平衡被打破，发生如图3所示的ESD突变。

[0077] 例如，请继续参阅图1，标记为A1的待形成的显示基板的AA区周边的走线20、标记为B1的待形成的显示基板的AA区周边的走线20、标记C1的待形成的显示基板的AA区周边的走线20以及标记为D1的待形成的显示基板的AA区周边的走线20相互之间均设置的较为靠近，从而导致相邻AA区之间发生ESD放电的风险更高。

[0078] 如图4所示，当相邻两个区域之间相互靠近的外围走线上累积的静电荷具有电势差时，会发生ESD放电，进而使得与走向电性连通的结构，例如为图5中示意出的GOA区的相应电子器件，被ESD放电所产生的瞬间的高电流击穿(被击穿烧毁的部分如图5中虚线框所示)，从而产生ESD不良。

[0079] 为进一步说明显示母板中发生的ESD不良，以下先对相关技术中的一种示例的显示母板的具体结构及对其进行的AT测试做详细说明。

[0080] 图6为已制备完成但还未进行切割的显示母板01’的局部俯视结构示意图，其中，“P1”、“P2”分别表示切割后可形成单个显示基板的显示基板区，显示基板区P1和P2中形成有用于传输不同信号的多种走线，例如数据线(即Date)的引线21、STV(Start VertICal，即栅的启动信号)线22等，这些走线与AA区中的相应结构相连，例如，数据线引线21与数据线相连、STV线22与扫描线相连，并延伸至显示基板区P1和P2的边缘，图6中分别标记为P1’和P2’。

[0081] AT检测通常是显示母板制备完成后的最后一道检测工序，该工序是通过对数据线、扫描线、时钟信号线，显示驱动信号线等线路加载相应的Data(即数据信号)、Gate(即扫描信号)、Clock(即时钟信号)、ADD(即辅助数据信号)、STV(即栅的启动信号)、VDD(即数字电源信号)以及VSS(即数字接地信号)等信号来检测不良的。

[0082] 这些信号线延伸至边缘P1’和P2’，即位于各显示基板区的最外围，请继续参阅图6，示例的，通常，STV线22等显示驱动信号线的末端延伸有面积较大的测试电极(即AT Pad)
40，以便供AT设备加载STV信号；奇数行的数据线引线21电性连接在一起，形成奇数行短路条(即Date Odd number Shorting Bar，简称为DO Shorting Bar)61’，偶数行的数据线引线21电性连接在一起，形成偶数行短路条(即Date Even number Shorting Bar，简称为DE Shorting Bar)62’，各短路条的末端也延伸有面积较大的测试电极(即AT Pad)40，以便供AT设备加载Date信号。

[0083] 为了不干扰成品显示装置的正常工作，这些走线延伸到各显示基板区之外的部分以及上述各短路条在切割工艺中会被切除，切割线(即Cutting Line)如图6中虚线所示，从而形成单独的显示基板。而在进行AT测试的工序前，前期制备工艺在显示母板01’的衬底基板10上的电荷累积已经到达了很大的程度，并且为了避免向不同显示基板区加载的AT检测信号相互之间产生干扰，影响测试结果，各显示基板图(如图6中所示的P1和P2)内的短路条等外围走线被设置为彼此电性绝缘，这样一来，当相邻显示基板区内累积的静电荷之间具有较大的电势差时，则会导致各显示基板区相互靠近的短路条等外围走线发生ESD放电，从而产生上述说明的ESD不良。

[0084] 目前，预防ESD放电的方式主要为“堵”和“疏”，其中，“堵”是指减少或者减慢在将衬底基板放置在设备基台上或者分离制备完成的显示母板与设备基台时的速度，从而减少二者之间由于摩擦、剥离等原因所产生并累积的静电荷，从根源上预防静电荷的产生；“疏”是指使用电离器(或叫消散仪，即Ionizer)或者通过金属线相连，用于将产生的静电荷快速中和，从而使得累积的静电荷达不到ESD放电的状态，以达到保护显示母板中的相应电子器件的目的。

[0085] 相关技术预防静电放电的通用措施主要是采用后者，即采用“疏”的方式。一种具体的预防方式为：在显示母板的制备过程中增加接地金属布线(即Gnd线)的设计，即每个显示基板区内的栅金属层(即Gate层)、源漏金属层(即SD层)至少有一个Gnd线，或者通过每个显示基板区内的AA区中的栅金属层图形和源漏电金属层图形相连的设计来预防ESD放电。

[0086] 上述预防方式预防的局限性在于，其预防的是显示母板制备工艺中形成ESD静电环之前的工艺累积的静电荷，无法解决在显示母板的最后一道检测工序中，AT测试过程中产生的ESD不良。并且，在显示母板的制备工序中，Gnd线是没有被使用的，无论是在制备过程中的哪一个工序中，所有的接地金属布线并没有直接或者间接地接地，从而导致显示母板中累积的静电荷实际上仍然无法通过Gnd线传到大地，从而释放出累积的静电荷。

[0087] 此外，更为重要的是，在当前普遍所采用的上述通用方案中，考虑到显示母板(如阵列基板母板)与对盒母板(如彩膜基板母板)对盒形成液晶面板母板(即Cell母板)后，对成盒的Cell母板进行切割，会将位于同一块显示母板中的显示基板区全部切割为个体显示屏中的显示基板(如阵列基板)，因此，当前ESD静电预防的结构均是针对单独显示基板而设计的，即，无论是栅金属层、或源漏金属层通过ESD释放环接地或者通过公共电极线(即Commom线)接地，均无法平衡相邻显示基板区的外围走线之间的电势差，均没有预防显示基板区外围走线之间的ESD的预防设计或者以整个显示母板为设计核心的设计方案。

[0088] 基于此，为解决相关通用方案的不足，本发明实施例第一方面提供了一种显示母板，如图7所示，该显示母板01包括：衬底基板10，该衬底基板10包括：用于形成多个显示基板10’的多个显示基板区10a、位于每相邻两个显示基板区10a之间的间隔区10b；上述显示母板01还包括：设置在衬底基板10上的走线20和静电平衡单元30；其中，走线20的部分位于显示基板区10a，并延伸至间隔区10b；静电平衡单元30位于间隔区10b，用于在相邻两个显示基板区10a内的走线20上累积的静电荷具有电势差时，电性连通从相邻两个显示基板区10a延伸至间隔区10b内的走线。

[0089] 需要说明的是，上述图7中仅以显示母板01中排布有两个显示基板区10a为例进行示意，本发明实施例不限于此，显示母板01中的显示基板区10a(即切割后能够形成的独立的显示基板)的数量可根据显示母板01的排版灵活设计。

[0090] 上述的显示母板01，示例的可以为阵列基板母板，并且，显示基板区10a内具体设置有薄膜晶体管(即Thin Film Transistor，缩写为TFT)、扫描线、数据线以及像素电极等结构，即对显示母板01进行切割后，各显示基板区10a及设置在该显示基板区10a内的相应结构即成为了一个独立的显示基板(如阵列基板)。

[0091] 可以理解的是，走线20的部分位于显示基板区10a，并延伸至间隔区10b，是指，该走线20的一部分位于显示基板区10a，另一部分位于间隔区10b。

[0092] 这里，本发明实施例对上述走线20的具体种类、数量均不作限定，只要是从显示基板区10a延伸进间隔区10b的外围导电结构即可。

[0093] 当对上述显示母板01进行切割时，具体是从显示基板区10a与间隔区10b之间进行切割的，即将上述走线20中位于显示基板区10a的部分与位于间隔区10b的部分切断，从而使得切割后的各显示基板中的走线20相互独立。

[0094] 基于此，本发明实施例提供的上述显示母板01，将显示母板01中原本独立的各个显示基板区10a延伸到间隔区10b的走线20，通过静电平衡单元30连接在一起，当相邻两个显示基板区10a中的走线20上累积的静电荷具有电势差时，静电平衡单元30能够将相邻两个显示基板区10a的走线20电性连接在一起，从而使得整个显示母板01形成一个大的静电平衡导体，从而将不同显示基板区10a内累积的静电荷之间的电势差快速中和，以达到电荷平衡，从而显著降低相邻显示基板区10a延伸到间隔区10b的走线20之间发生ESD放电的风险，减少由于ESD不良而产生的损伤，显著提高产品良率。

[0095] 如图8所示，本发明实施例提供的上述显示母板01还包括：位于间隔区10b且与走线20相连的测试电极40，该测试电极40用于向走线20加载测试信号。

[0096] 图8中仅以测试电极40的平面图形(即测试电极40在衬底基板10上的正投影的形状)为矩形为例进行示意，本发明实施例对此不作限定。

[0097] 可以理解的是，相对于走线20的线宽，测试电极40通常具有更大的面积，即测试电极40的平面尺寸中的宽度和长度(以其图形为矩形为例)均大于走线20的线宽，以便于测试设备(如AT设备)的探针与其接触，从而通过测试电极40向相应的走线20加载相应的测试信号。

[0098] 这里，为了避免测试电极40与静电平衡单元30相互之间产生干扰，测试电极40可以是参阅图8中所示的，连接在走线20上延伸出的部分。

[0099] 需要指出的是，本发明实施例中所指的“电性连通”和“相连”，包括但不限于通过直接接触的方式以使得两个导体电性连接在一起(即二者之间没有电势差)，还可以为通过导电连接部的方式，间接地电性连接在一起。

[0100] 请继续参阅图7或图8，在上述显示母板01中，从每个显示基板区10a延伸至间隔区10b的走线20的数量为多条，且多条走线20用于传输不同信号。

[0101] 这里，对于任一种信号而言，在每个显示基板区10a中，用于传输该信号的走线20可以为一条或多条，即，上述的多条走线20用于传输不同信号，例如可以为，一条走线20用于传输一种信号，或者，还可以为，若干条走线均用于传输一种信号(即均被加载该信号)，另外的若干条走线均用于传输另一种信号(即均被加载该信号)。

[0102] 在对上述显示母板01进行测试(例如AT测试)时，由于不同走线上加载的测试信号不同，为避免对测试信号产生干扰，从相邻两个显示基板区10a延伸至间隔区10b内的走线20中，用于传输不同信号的走线20对应于不同的静电平衡单元30。

[0103] 上述排布方式还有利于各走线20及各静电平衡单元30的排版，从而降低间隔区10b中的布线难度。

[0104] 进一步的，上述显示母板中的静电平衡单元可以为静电平衡连接环(以下简称为连接环)或导体块，以下作具体说明。

[0105] 静电平衡单元为连接环的具体结构：

[0106] 作为一种示例的结构，上述显示母板中的静电平衡单元是由两个晶体管构成的连接环，利用晶体管的导通原理，在相邻两个显示基板区延伸至间隔区内的走线之间具有电势差时，电性连通两个显示基板区的走线。

[0107] 如图9A至图9D所示，第一晶体管T1和第二晶体管T2的具体结构为：

[0108] 第一晶体管T1包括：第一控制电极T1g、第一有源层T1a、相对设置的第一子电极T1s和第二子电极T1d；第二晶体管T2包括：第二控制电极T2g、第二有源层T2a、相对设置的第三子电极T2s和第四子电极T2d；其中，第一控制电极T1g、第一子电极T1s以及第三子电极T2s相互电性连通(即彼此之间在同一电势上)，第二控制电极T2g、第二子电极T1d以及第四子电极T2d相互电性连通即彼此之间在同一电势上；在相邻两个显示基板区中，从位于间隔区一侧的显示基板区延伸至间隔区内的走线(图9A至图9D中均以“A”表示)与第一控制电极T1g和/或第一子电极T1s相连电性连通，从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线(图9A至图9D中均以“B”表示)与第二控制电极T2g和/或第四子电极T2d电性连通。

[0109] 可以理解的是，在第一晶体管T1中，第一控制电极(也可称为栅极)T1g与第一有源层(由于有源层是由半导体材料制成的，故也可以称为半导体层)T1a之间是电性绝缘的，第一子电极T1s(也可称为源极)与第二子电极T1d(也可称为漏极)与第一有源层T1a之间是电性连通的；第二晶体管T2的结构同理，此处不再赘述。

[0110] 并且，以上图9A至图9D中仅以各晶体管均为底栅型(bottom gate，即栅极位于有源层靠近于衬底基板的一侧)为例进行说明，本发明实施例不限于此，各晶体管的结构还顶栅型(top gate，即栅极位于有源层远离衬底基板的另一侧)；并且，各晶体管中的有源层可以采用多晶硅、低温多晶硅、非晶硅、氧化物半导体、有机半导体等各种半导体材料制成，具体结构可根据相应设计要求灵活调整，本发明实施例对此不作限定。

[0111] 在上述图9A至图9D中，图9A示意出了在相邻两个显示基板区中，从位于间隔区一侧的显示基板区延伸至间隔区内的走线A与第一控制电极T1g电性连通、从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B与第二控制电极T2g电性连通的连接方式。

[0112] 图9B示意出了在相邻两个显示基板区中，从位于间隔区一侧的显示基板区延伸至间隔区内的走线A与第一子电极T1s电性连通、从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B与第四子电极T2d电性连通的连接方式。

[0113] 图9C示意出了在相邻两个显示基板区中，从位于间隔区一侧的显示基板区延伸至间隔区内的走线A与第一控制电极T1g电性连通、从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B与第四子电极T2d电性连通的连接方式。

[0114] 图9D示意出了在相邻两个显示基板区中，从位于间隔区一侧的显示基板区延伸至间隔区内的走线A与第一子电极T1s电性连通、从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B与第二控制电极T2g电性连通的连接方式。

[0115] 其中，第一晶体管T1与第二晶体管T2中的各层通常是采用同一构图工艺形成的，即第一控制电极T1g与第二控制电极T2g位于同层、第一有源层T1a与第二有源层T2a位于同层、第一子电极T1s、第二子电极T1d、第三子电极T2s以及第四子电极T2d位于同层。

[0116] 这里，所谓“同层”是指两个图形位于同一层，在制备时可以采用同一次Mask工艺同时形成。

[0117] 为简化工艺，与各晶体管中的相应结构相连的走线也可以是与对应结构位于同层，例如可以是直接连接在一起的一体结构。

[0118] 因此，在上述图9A和图9B中，连接环即为同膜层连接环，连接的是同膜层的走线；相对的，在上述图9C和图9D中，连接环即为跨膜层连接环，连接的是跨膜层的走线；

[0119] 同膜层连接环或跨膜层连接环的等效电路如图10所示，当位于间隔区一侧的显示基板区延伸至间隔区内的走线A上累积的静电荷为高电势，相对的，从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B上累积的静电荷为低电势时，大量的静电荷聚集在第一晶体管T1中的第一控制电极T1g端，由于累积的静电荷的电荷量通常较大，其电势远大于第一控制电极T1g的阈值电压(Vth)，能够开启第一控制电极T1g，从而将原本为半导体的第一有源层(等效电路图中未示意出)转变为导体，即形成TFT的沟道。

[0120] 由于第一晶体管T1中的第一控制电极T1g与该晶体管中的第一子电极T1s电性连通，同时，该晶体管中的第二子电极T1d又与第二晶体管T2中的第二控制电极T2g和第四子电极T2d电性连通在一起，从而使得走线A上累积的静电荷(电荷的传输方向如图10中虚线箭头I1所示)能够通过第一晶体管T1、第二晶体管T2快速地传输至与第二控制电极T2g和/或第四子电极T2d电性连通的走线B上，从而使得走线A和走线B上的静电荷能够快速地中和、平衡，从而不会产生ESD放电，或显著降低发生ESD的风险。

[0121] 同理，请继续参阅图10，当位于间隔区一侧的显示基板区延伸至间隔区内的走线A上累积的静电荷为低电势，相对的，从位于间隔区相对的另一侧的显示基板区延伸至间隔区内的走线B上累积的静电荷为高电势时，大量的静电荷聚集在第二晶体管T2中的第二控制电极T2g端，能够通过上述晶体管的连接方式使得走线B上累积的静电荷(电荷的传输方向如图10中虚线箭头I2所示)能够通过第一晶体管T1、第二晶体管T2快速地传输至与第一控制电极T1g和/或第一子电极T1s电性连通的走线A上，具体原理请参见上述说明，此处不再赘述。

[0122] 这样一来，通过上述第一晶体管T1、第二晶体管T2的结构，使得走线A与走线B上累积的静电荷之间具有较大电势差时，将静电荷从走线A导向走线B，或者反之，从走线B导向走线A，继而形成了一个环状的导电连接结构(即为静电平衡连接环)，从而可以快速地中和相邻显示基板区之间同膜层和/或跨膜层的走线上的电势差，使得上述显示母板称为一个大的静电平衡导体，避免产生ESD不良。

[0123] 更为重要的是，采用上述连接环的预防方式，第一晶体管T1和第二晶体管T2是在两端连接的走线上累积的静电荷量较多的情况下才能导通，并不会对AT检测时信号电压产生干扰。

[0124] 并且，相比于前述示例中描述的预防ESD的方式，通过本发明实施例提供的上述连接环，能够容纳并平衡的更多的静电荷，从而能够抵抗的静电极限更大。

[0125] 进一步的，上述各晶体管中的相应结构的连接方式具体如下所述：

[0126] 第一控制电极T1g和第二控制电极T2g同层设置，第一有源层T1a和第二有源层T2a同层设置，第一子电极T1s、第二子电极T1d、第三子电极T2s以及第四子电极T2d同层设置。

[0127] 这样，第一控制电极T1g和第二控制电极T2g可以通过同一Mask工艺同时形成；第一有源层T1a和第二有源层T2a可以通过同一Mask工艺同时形成；第一子电极T1s、第二子电极T1d、第三子电极T2s以及第四子电极T2d同时形成。

[0128] 并且，上述晶体管中的各层结构还可以和显示基板区中的TFT的各层结构同时形成，以简化上述显示母板的制备工艺。

[0129] 如图11所示，上述显示母板01还包括：至少位于间隔区的第一绝缘层50；第一绝缘层50位于第一控制电极T1g、第二控制电极T2g远离衬底基板10的一侧；第一有源层T1a、第一子电极T1s以及第二子电极T1d位于第一绝缘层50远离第一控制电极T1g的一侧；第二有源层T2a、第三子电极T2s以及第四子电极T2d位于第一绝缘层50远离第二控制电极T2g的一侧。

[0130] 其中，第一有源层T1a和第二有源层T2a均包括依次远离衬底基板10设置的非晶硅层(a-Si)a1和n掺杂非晶硅层(n+a-Si)a2，n掺杂非晶硅层(n+a-Si)a2是在非晶硅中掺入磷(P)、砷(As)等V族元素。

[0131] 即：第一子电极T1s和第二子电极T1d具体是搭接在n掺杂非晶硅层(n+a-Si)a2上的，第三子电极T2s和第四子电极T2d具体是搭接在n掺杂非晶硅层(n+a-Si)a2上的，从而可以提高第一子电极T1s、第二子电极T1d与n掺杂非晶硅层(n+a-Si)a2之间的电接触，提高第三子电极T2s、第四子电极T2d与n掺杂非晶硅层a2之间的电接触，从而可提高第一晶体管T1和第二晶体管T2的电学性能。

[0132] 上述显示母板01还可以包括覆盖第一子电极T1s、第二子电极T1d、第三子电极T2s以及第四子电极T2d的第二绝缘层层(例如为PVX层，即passivation layer，可译为钝化层或保护层)51。

[0133] 需要指出的是，以上各晶体管的剖面结构仅以图9A为例进行示意，对于图9B至图9D示意出的各晶体管的结构可参照上述图11，此处不再一一赘述。

[0134] 上述第一晶体管T1、第二晶体管T2中的第一控制电极T1g、第二控制电极T2g可以与显示基板区中的TFT的栅极同时形成，因此，上述第一绝缘层50可以为显示基板区中隔离栅极与有源层的栅绝缘层(即Gate Insulator，缩写为GI)延伸到间隔区的部分，从而可以进一步简化制备工艺。

[0135] 由于第一控制电极T1g和第二控制电极T2g同层设置，第一有源层T1a和第二有源层T2a同层设置，第一子电极T1s、第二子电极T1d、第三子电极T2s以及第四子电极T2d同层设置，因此，上述图11仅以第二晶体管T2为例，示意出各层结构的具体层叠方式，第一晶体管T1中的各层结构的具体层叠方式可参考上述图11，此处不再赘述。

[0136] 进一步的，上述第一控制电极T1g、第一子电极T1s以及第三子电极T2s相互电性连通的方式，以及第二控制电极T2g、第二子电极T1d以及第四子电极T2d相互电性连通的方式示例的可以为：

[0137] 请继续参阅图9A至图9D，第一子电极T1s通过贯穿第一绝缘层50的第一过孔V1与第一控制电极T1g相连，第四子电极T2d通过贯穿第一绝缘层50的第三过孔V3与第二控制电极T2g相连；

[0138] 请继续参阅图9A和图9B，第三子电极T2s通过贯穿第一绝缘层50的第二过孔V2与第一控制电极T1g相连，或者，请继续参阅图9C和图9D，第三子电极T2s与第一子电极T1s为一体结构；

[0139] 请继续参阅图9A和图9B，第二子电极T1d通过贯穿第一绝缘层50的第四过孔V4与第二控制电极T2g相连，或者，请继续参阅图9C和图9D，第二子电极T1d与第四子电极T2d为一体结构。

[0140] 需要说明的是，请结合图11继续参阅上述图9A至图9D，各过孔处可填充有在形成显示基板区内的像素电极(通常采用ITO材料制成，即Indium Tin Oxide，氧化铟锡)时，一并形成的ITO材料，即在过孔处搭接有ITO材料；或者，以第一子电极T1s与第一控制电极T1g为例，过孔处也可以搭接的即为第一控制电极T1g的材料，即在形成第一子电极T1s时，第一子电极T1s的部分通过第一过孔V1与下方的第一控制电极T1g相连。

[0141] 各过孔的具体连接方式可沿用相关技术，并可根据上述显示母板的制备工艺灵活调整，本发明实施例对此不作限定。

[0142] 进一步的，上述连接环具体是在相邻两个显示基板区延伸至间隔区内的、且用于传输相同信号的走线之间具有电势差时，电性连通两个显示基板区的走线。

[0143] 针对上述静电平衡单元为连接环的结构，下面提供用于传输不同信号的不同走线与对应的连接环之间的具体连接方式，用于详细描述上述的显示母板。

[0144] 如图12所示，上述多条走线包括：间隔排列的多条数据线引线21；每条数据线引线21的延伸方向均平行于，从相邻两个显示基板区10a中的一个显示基板区10a指向另一个显示基板区10a的方向。

[0145] 上述显示母板01还包括：位于间隔区10b内的第一引线连接部61、第二引线连接部62、第三引线连接部63以及第四引线连接部64；

[0146] 其中，第一引线连接部61、第二引线连接部62靠近相邻两个显示基板区10a中的一个显示基板区10a，分别与该显示基板区10a中的奇数行的数据线引线21、偶数行的数据线引线21相连；第三引线连接部63、第四引线连接部64靠近相邻两个显示基板区10a中的另一个显示基板区10a，分别与该显示基板区10a中的奇数行的数据线引线21、偶数行的数据线引线21相连。

[0147] 需要指出的是，本发明实施例对上述第一引线连接部61、第二引线连接部62、第三引线连接部63以及第四引线连接部64的图形不作限定，图12中示意出的类似字母“L”的图形仅为示例，各连接部的图形只要使得连接上对应的数据线引线21即可。

[0148] 并且，各连接部与对应的数据线引线21之间的连接方式可以为：采用例如第二引线连接部62、第四引线连接部64与对应的数据线引线21之间的直接连接在一起的方式，也可以采用例如第一引线连接部61、第三引线连接部63与对应的数据线引线21之间的通过过孔V(并在过孔V处搭接ITO)的连接方式。

[0149] 上述各数据线引线21具体是通过对应的连接部与相应的静电平衡单元30电性连通的，请继续参阅上述图12，具体如下所述：

[0150] 第一引线连接部61和第三引线连接部63位于同层，且对应于同一个静电平衡单元30；其中，参考图9B所示，该静电平衡单元30包括有上述的第一晶体管T1和第二晶体管T2，第一引线连接部61(即为图9B中的A)与该静电平衡单元30中的第一子电极T1s同层设置且相连，第三引线连接部63(即为图9B中的B)与该静电平衡单元30中的第四子电极T2d同层设置且相连。

[0151] 即，电性连接第一引线连接部61和第三引线连接部63的静电平衡单元30为同膜层静电连接环。

[0152] 第二引线连接部62和第四引线连接部64位于同层，且对应于同一个静电平衡单元30；其中，参考图9A所示，该静电平衡单元30包括有第一晶体管T1和第二晶体管T2，第二引线连接部62(即为图9A中的A)与该静电平衡单元30中的第一控制电极T1g同层设置且相连，第四引线连接部64(即为图9A中的B)与该静电平衡单元30中的第二控制电极T2g同层设置且相连。

[0153] 即，电性连接第二引线连接部62和第四引线连接部64的静电平衡单元30也为同膜层静电连接环。

[0154] 第二引线连接部62和第三引线连接部63位于不同层，且对应于同一个静电平衡单元30；其中，参考图9C所示，该静电平衡单元30包括有第一晶体管T1和第二晶体管T2，第二引线连接部62与该静电平衡单元30中的第一控制电极T1g同层设置且相连，第三引线连接部63与该静电平衡单元30中的第四子电极T2d(在图9C中，第四子电极T2d与第二子电极T1d为连接在一起的一体结构)同层设置且相连。

[0155] 即，电性连接第二引线连接部62和第三引线连接部63的静电平衡单元30为跨膜层静电连接环。

[0156] 第一引线连接部61和第四引线连接部64位于不同层，且对应于同一个静电平衡单元30；其中，参考图9D所示，该静电平衡单元30包括有第一晶体管T1和第二晶体管T2，第一引线连接部61(即图9D中的A)与该静电平衡单元30中的第一子电极T1s(在图9D中，第一子电极T1s与第三子电极T2s为连接在一起的一体结构)同层设置且相连，第四引线连接部64(即图9D中的B)与该静电平衡单元30中的第二控制电极T2g同层设置且相连。

[0157] 即，电性连接第一引线连接部61和第四引线连接部64的静电平衡单元30也为跨膜层静电连接环。

[0158] 需要指出的，上述电性连接不同层的第一引线连接部61和第四引线连接部64的静电平衡单元30，与图12中示意出的电性连接不同层的第二引线连接部62和第三引线连接部63的静电平衡单元30为对称结构，图12中并未示意出，具体可参照图9D。

[0159] 示例的，请继续参阅图12，上述显示基板区01a包括：显示区(图12中标记为AA区)和电路区S，电路区S靠近间隔区10b设置；数据线引线21的部分位于电路区S，并延伸至间隔区10b。

[0160] 上述显示母板01还包括：位于每个显示基板区10a的显示区内的多条栅线70与多条数据线80。

[0161] 其中，多条数据线引线21与多条数据线80一一对应、且电性连通；数据线引线21、栅线70、第二引线连接部62以及第四引线连接部64同层设置；数据线80、第一引线连接部61以及第三引线连接部63同层设置。

[0162] 上述各结构同层设置的方式仅为本发明实施例提供的一种示例，各结构所在膜层在上述显示母板01中的具体位置可以根据显示母板01的结构及排版等设计灵活调整，本发明实施例对此不作限定。

[0163] 可以理解的是，由于数据线引线21与数据线80位于不同层，二者之间具体是通过过孔相连的，图12中并未示意出，具体可参见相关技术，本发明实施例对此不作限定。

[0164] 这样一来，数据线引线21、栅线70、第二引线连接部62以及第四引线连接部64可以采用制备栅线的材料(即Gate金属)，并且进一步可以采用一次Mask工艺同时形成上述的数据线引线21、栅线70、第二引线连接部62以及第四引线连接部64，简化制备工艺。

[0165] 同样的，数据线80、第一引线连接部61以及第三引线连接部63可以采用制备数据线的材料(即SD金属)，并且进一步可以采用一次Mask工艺同时形成上述的数据线80、第一引线连接部61以及第三引线连接部63，简化制备工艺。

[0166] 可以理解的是，通常，相对于衬底基板10而言，SD金属位于Gate金属上方，故，包括数据线引线21、栅线70、第二引线连接部62以及第四引线连接部64的膜层，与包括数据线80、第一引线连接部61以及第三引线连接部63之间还会设置有相应的绝缘层(例如为GI层)，由于绝缘层通常采用透明材料或透过率较高的材料制成，故上述图12中并未示意出。

[0167] 进一步的，请继续参阅图12，上述多条走线还包括：多条显示驱动信号线22，每条显示驱动信号线22用于传输不同的信号；其中，参考图9A所示，静电平衡单元30包括有第一晶体管T1和第二晶体管T2，显示驱动信号线22、第一控制电极T1g以及第二控制电极T2g同层设置；从相邻两个显示基板区10a延伸至间隔区内10b的、且用于传输相同信号的两条显示驱动信号线22分别与同一个静电平衡单元30中的第一控制电极T1g、第二控制电极T2g相连。

[0168] 这里，上述图12中示意出多条显示驱动信号线22中的STV线及其对应的静电平衡单元30，多条显示驱动信号线22还可以包括Clock线、ADD线、VDD线以及VSS线等，本发明实施例并未对其余显示驱动信号线22及相应的静电平衡单元30一一赘述。

[0169] 进一步的，请继续参阅图12，上述显示母板01还包括：位于间隔区10b且与各走线相连的测试电极40，该测试电极40用于向走线20加载测试信号。

[0170] 需要说明的是，上述各测试电极40可以是从相应走线上延伸出的部分，也可以是从与该走线同层设置且相连的静电平衡单元30中的相应电极上延伸出的部分，只要能够使得通过测试电极40向走线20加载测试信号即可，具体连接方式不作限定。

[0171] 静电平衡单元为导体块的具体结构：

[0172] 作为另一种示例的结构，上述显示母板中的静电平衡单元还可以是一个导体块，将相邻两个显示基板区延伸至间隔区内的走线直接电性连通，当二者之间具有电势差时，能够将各个显示基板区内累积的静电荷快速平衡。

[0173] 这里，导体块可以通过直接相连或过孔相连的方式与相邻两个显示基板区延伸至间隔区内的走线直接电性连通。

[0174] 并且，为提高上述显示母板的制备效率，该导体块可以是与显示母板中位于显示基板区内的其他结构(如像素电极)采用同一次Mask工艺，同时形成的，这样可以沿用相关技术的成熟制备工艺，工艺可靠性更高。

[0175] 由于导体块是将相邻两个显示基板区延伸至间隔区内的走线直接电性连通，为避免对AT测试造成干扰，可以在对上述显示母板进行AT测试前切断导体块。由于通过上述导体块已经将显示母板形成了一个大的静电平衡导体，因此，对导体块进行切断后，再进行AT测试时也能够在一定程度上降低AT测试时发生ESD放电的风险。

[0176] 进一步的，上述导体块具体是在相邻两个显示基板区延伸至间隔区内的、且用于传输相同信号的走线之间具有电势差时，电性连通两个显示基板区的走线。

[0177] 针对上述静电平衡单元为导体块的结构，下面提供用于传输不同信号的不同走线与对应的导体块之间的具体连接方式，用于详细描述上述的显示母板。

[0178] 如图13所示，上述多条走线包括：间隔排列的多条数据线引线21；每条数据线引线21的延伸方向均平行于，从相邻两个显示基板区10a中的一个显示基板区10a指向另一个显示基板区10a的方向。

[0179] 上述显示母板01还包括：位于间隔区10b内的第一引线连接部61、第二引线连接部62、第三引线连接部63以及第四引线连接部64；

[0180] 其中，第一引线连接部61、第二引线连接部62靠近相邻两个显示基板区10a中的一个显示基板区10a，分别与该显示基板区10a中的奇数行的数据线引线21、偶数行的数据线引线21相连；第三引线连接部63、第四引线连接部64靠近相邻两个显示基板区10a中的另一个显示基板区10a，分别与该显示基板区10a中的奇数行的数据线引线21、偶数行的数据线引线21相连。

[0181] 需要指出的是，本发明实施例对上述第一引线连接部61、第二引线连接部62、第三引线连接部63以及第四引线连接部64的图形不作限定，图13中示意出的类似字母“L”的图形仅为示例，各连接部的图形只要使得连接上对应的数据线引线21即可。

[0182] 并且，各连接部与对应的数据线引线21之间的连接方式可以为：采用例如第二引线连接部62、第四引线连接部64与对应的数据线引线21之间的直接连接在一起的方式，也可以采用例如第一引线连接部61、第三引线连接部63与对应的数据线引线21之间的通过过孔V(并在过孔V处搭接ITO)的连接方式。

[0183] 上述各数据线引线21具体是通过对应的连接部与相应的静电平衡单元30电性连通的，请继续参阅上述图13，具体如下所述：

[0184] 第一引线连接部61和第三引线连接部63位于同层，且对应于同一个静电平衡单元30；其中，该静电平衡单元30具体为导体块。

[0185] 即，电性连接第一引线连接部61和第三引线连接部63的静电平衡单元30为同膜层导体块。

[0186] 第二引线连接部62和第四引线连接部64位于同层，且对应于同一个静电平衡单元30；其中，该静电平衡单元30具体为导体块。

[0187] 即，电性连接第二引线连接部62和第四引线连接部64的静电平衡单元30也为同膜层静电导体块。

[0188] 第二引线连接部62和第三引线连接部63位于不同层，且对应于同一个静电平衡单元30；其中，该静电平衡单元30具体为导体块。

[0189] 即，电性连接第二引线连接部62和第三引线连接部63的静电平衡单元30为跨膜层导体块。

[0190] 第一引线连接部和第四引线连接部位于不同层，且对应于同一个静电平衡单元；其中，该静电平衡单元具体为导体块。

[0191] 即，电性连接第一引线连接部和第四引线连接部的静电平衡单元也为跨膜层导体块。

[0192] 需要指出的，上述电性连接不同层的第一引线连接部61和第四引线连接部64的静电平衡单元30，与图13中示意出的电性连接不同层的第二引线连接部62和第三引线连接部63的静电平衡单元30为对称结构，图13并未赘述。

[0193] 上述各导体块可以为与显示基板区内的像素电极在同一Mask工艺中形成的，即为ITO材料；并且，各导体块具体可以通过PVX层延伸到间隔区的部分上的过孔与对应的连接部相连。

[0194] 以导体块是与显示基板区内的像素电极在同一Mask工艺中形成为例，如图14所示，为了不影响后续的AT测试，可以在形成显示基板区内的公共电极时，利用形成公共电极的Mask工艺中采用到的湿法刻蚀(即Wet Etch)工艺将各导体块切断，从而形成切断的沟槽30a。

[0195] 示例的，请继续参阅图13，上述显示基板区01a包括：显示区(图13中标记为AA区)和电路区S，电路区S靠近间隔区10b设置；数据线引线21的部分位于电路区S，并延伸至间隔区10b。

[0196] 上述显示母板01还包括：位于每个显示基板区10a的显示区内的多条栅线70与多条数据线80。

[0197] 其中，多条数据线引线21与多条数据线80一一对应、且电性连通；数据线引线21、栅线70、第二引线连接部62以及第四引线连接部64同层设置；数据线80、第一引线连接部61以及第三引线连接部63同层设置。

[0198] 进一步的，请继续参阅图13，上述多条走线还包括：多条显示驱动信号线22，每条显示驱动信号线22用于传输不同的信号；其中，从相邻两个显示基板区10a延伸至间隔区内10b的、且用于传输相同信号的两条显示驱动信号线22对应于同一个导体块。

[0199] 并且，上述显示母板01还包括：位于间隔区10b且与各走线相连的测试电极40，该测试电极40用于向走线20加载测试信号。

[0200] 对于以上各走线、连接部以及测试电极的说明可参见前述实施方式，此处不再赘述。

[0201] 在上述基础上，本发明实施例第二方面还提供了一种上述各实施例提供的显示母板的制备方法，该制备方法包括以下步骤S1-步骤S2：

[0202] S1：形成位于显示基板区，并延伸至间隔区内的走线；

[0203] S2：形成位于间隔区的静电平衡单元，静电平衡单元用于在相邻两个显示基板区内的走线上累积的静电荷具有电势差时，电性连通从相邻两个显示基板区延伸至间隔区内的走线。

[0204] 请参见上述对静电平衡单元具体结构的相应说明，可以根据静电平衡单元的具体结构，灵活调整上述步骤S2，例如，可以使得静电平衡单元中的部分或全部结构，与显示基板区内对应层的结构在同一Mask工艺下形成，从而可以继续沿用相关技术中的成熟制备工艺，提供生产效率。

[0205] 上述制备方法所能实现的有益效果与本发明实施例第一方面所提供的显示母板所能实现的有益效果相同，此处不再赘述。

[0206] 这里以静电平衡单元为导体块为例，上述步骤S2具体可以包括如下子步骤S21-步骤S22：

[0207] S21：采用一次构图工艺，形成部分位于显示区内的第一显示电极和位于间隔区的导体块；

[0208] S22：将导体块切断，以使通过导体块直接电性连通的从相邻两个显示基板区延伸至间隔区内的走线断路，以免对后续AT测试造成影响。

[0209] 进一步的，上述制备方法还包括以下步骤S3：

[0210] S3：在将导体块切断后，形成位于显示区内，且与第一显示电极相对设置的第二显示电极。

[0211] 第一显示电极和第二显示电极的具体选择可根据上述显示母板的设计要求灵活调整，本发明实施例对此不作限定，形成的上述第一显示电极和第二显示电极，互为像素电极和公共电极即可。

[0212] 这样，当导体块是与显示基板区内的像素电极同时形成时，对导体块进行切断的工艺可以在形成后续的公共电极的Mask工艺中进行；反之，当导体块是与显示基板区内的公共电极同时形成时，对导体块进行切断的工艺可以在形成后续的像素电极的Mask工艺中进行。

[0213] 进一步的，本发明实施例第三方面还提供了一种显示基板，如图15所示，该显示基板10’由上述任一项实施例提供的显示母板切割而成。

[0214] 请参阅图7、图8、图12以及图13，切割线(即Cutting Line)位于显示基板区10a与间隔区10b之间。

[0215] 可以理解的是，单个的显示基板10’经切割后，数据线引线21、STV线22等走线延伸到间隔区内的部分被切断，从而使得每个显示基板10’相互独立。

[0216] 上述显示基板10’示例的可以为阵列基板，其具体结构可参见相关设计，本发明实施例对此不作限定。

[0217] 进一步的，本发明实施例第四方面还提供了一种显示装置，如图16所示，该显示装置1D包括上述任一实施例所述的显示基板10’。

[0218] 上述显示装置1D还可包括：与该显示基板对盒的对盒基板；以及位于显示基板与对盒基板之间的液晶层。

[0219] 示例的，当该显示基板为阵列基板时，对盒基板则可以为彩膜基板；或者，当该显示基板为COA(color filter on array)型阵列基板，即阵列基板上制作有彩色滤色膜时，对盒基板可以为盖板玻璃(Cover glass)。

[0220] 上述显示装置1D还可包括提供背光的背光模组、驱动电路部分，具体结构可参见相关技术，本此处不再赘述。

[0221] 本发明实施例提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图画的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置包括但不限于移动电话、无线装置、个人数据助理(Portable Android Device，缩写为PAD)、手持式或便携式计算机、GPS(Global Positioning System，全球定位系统)接收器/导航器、相机、MP4(全称为MPEG-4Part 14)视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于显示一件珠宝的图像的显示器)等。

[0222] 在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

[0223] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。