一种半导体器件及其形成方法

摘要

本发明实施例涉及具有减小的电容的栅极间隔件的FinFET器件以及用于形成FinFET器件的方法。具体地，根据本公开的FinFET器件包括由两次或更多次沉积形成的栅极间隔件。通过在不同的工艺时间沉积第一材料和第二材料来形成栅极间隔件，以降低栅极结构之间的寄生电容以及在源极/漏极区域的外延生长之后引入的接触。本发明实施例涉及一种半导体器件及其形成方法。

权利要求

1.一种形成半导体器件的方法，包括：

在鳍结构和伪栅极堆叠件上方形成第一介电层，所述伪栅极堆叠件位于所述鳍结构上方；

在所述第一介电层上方共形的沉积牺牲层；

执行蚀刻工艺以暴露部分鳍结构且保持所述牺牲层和所述第一介电层覆盖所述伪栅极堆叠件的侧壁；

从所述鳍结构的暴露部分生长源极/漏极区域；

在生长所述源极/漏极区域之后，去除所述牺牲层以暴露所述第一介电层；以及在所述第一介电层上沉积第二介电层。

2.根据权利要求1所述的方法，其中，所述第二介电层包括具有等于或小于3.9的介电常数(k)值的介电材料。

3.根据权利要求1所述的方法，其中，所述第二介电层包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

4.根据权利要求1所述的方法，其中，所述第二介电层是孔隙率在2.00％至3.50％范围内的多孔膜。

5.根据权利要求1所述的方法，其中，所述第一介电层包括氮化硅(SiN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

6.根据权利要求1所述的方法，其中，所述第一介电层的厚度在10埃至30埃的范围内，并且第二介电层的厚度在20埃至40埃的范围内。

7.一种半导体器件，包括：

第一鳍结构，具有第一源极/漏极区域且位于衬底上方；

第一金属栅极结构，位于所述第一鳍结构上的所述第一源极/漏极区域之间，其中所述第一金属栅极结构包括：第一共形高k介电层，位于所述第一鳍结构上方；和

第一栅电极，位于所述第一共形高k介电层的上方；

第一栅极间隔件，沿着所述第一金属栅极结构的侧壁；以及第二栅极间隔件，沿所述第一栅极间隔件且位于所述第一鳍结构的所述第一源极/漏极区域中外延生长的第一外延源极/漏极上方，其中所述第一栅极间隔件设置在所述第一金属栅极结构与所述第二栅极间隔件之间，第二鳍结构，具有第二源极/漏极区域且位于所述衬底上方；

第二金属栅极结构，位于所述第二鳍结构上的所述第二源极/漏极区域之间，其中所述第二金属栅极结构包括：第二共形高k介电层，位于所述第二鳍结构上方；和

第二栅电极，位于所述第二共形高k介电层的上方；

第三栅极间隔件，沿着所述第二金属栅极结构的侧壁；以及第四栅极间隔件，沿所述第三栅极间隔件且位于所述第二源极/漏极区域中外延生长的第二外延源极/漏极上方，其中所述第三栅极间隔件设置在所述第二金属栅极结构与所述第四栅极间隔件之间；以及间隔件部分，沿着所述第二外延源极/漏极的相对侧壁，其中，所述间隔件部分、所述第一栅极间隔件和所述第三栅极间隔件由相同的材料形成，其中，所述第一外延源/漏极不含所述间隔件部分。

8.根据权利要求7所述的半导体器件，其中，所述第二栅极间隔件的厚度是所述第一栅极间隔件和所述第二栅极间隔件的总厚度的40％到70％，所述第二栅极间隔件包括具有等于或小于3.9的介电常数(k)值的介电材料。

9.根据权利要求7所述的半导体器件，其中，所述第二栅极间隔件包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

10.根据权利要求7所述的半导体器件，其中，所述第二栅极间隔件是孔隙率在2.00％至3.50％范围内的多孔膜。

11.根据权利要求7所述的半导体器件，其中，所述第一栅极间隔件包括氮化硅(SiN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

12.根据权利要求7所述的半导体器件，其中，所述第一栅极间隔件的厚度在10埃至30埃的范围内，所述第二栅极间隔件的厚度在20埃至40埃的范围内。

13.一种形成半导体器件的方法，包括：

在鳍结构上方形成伪栅极堆叠件；

在所述鳍结构和所述伪栅极堆叠件上方形成第一间隔件层；

在所述第一间隔件层上方沉积牺牲层；

在伪栅极堆叠件的两侧上凹进所述鳍结构；

从凹进的鳍结构生长源极/漏极区域；

在生长所述源极/漏极区域之后，去除所述牺牲层以暴露所述第一间隔件层；和在所述第一间隔件层、所述源极/漏极区域、和所述伪栅极堆叠件上方沉积第二间隔件层；

在所述第二间隔件层上方沉积接触蚀刻停止层；

去除所述伪栅极堆叠件以在所述第一间隔件层的保留部分之间形成凹槽；以及在凹槽中形成金属栅极堆叠件。

14.根据权利要求13所述的方法，其中，凹进所述鳍结构包括：各向异性地蚀刻所述牺牲层和所述第一间隔件层以暴露所述鳍结构的部分，同时保持所述第一间隔件层覆盖所述伪栅极堆叠件的侧壁。

15.根据权利要求14所述的方法，其中，凹进所述鳍结构包括：从鳍结构的侧壁和顶面去除所述牺牲层和所述第一间隔件层。

16.根据权利要求14所述的方法，其中，凹进所述鳍结构包括：去除所述鳍结构的位于所述伪栅极堆叠件的相对两侧上的部分。

17.根据权利要求16所述的方法，其中，凹进所述鳍结构包括：保留所述第一间隔件层的沉积在所述鳍结构的侧壁上的部分，并在所述第一间隔件层的所述部分之间形成凹槽。

18.根据权利要求13所述的方法，其中，生长所述源极/漏极区域包括：从所述鳍结构外延生长源极区域和漏极区域。

19.根据权利要求14所述的方法，其中，所述第二间隔件包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

20.根据权利要求14所述的方法，其中，所述第二间隔件包括具有等于或小于3.9的介电常数(k)值的介电材料。

说明书

一种半导体器件及其形成方法

技术领域

[0001] 本发明实施例涉及一种半导体器件及其形成方法。

背景技术

[0002] 半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC，每代IC都具有比前代IC更小且更复杂的电路。然而这些进步增加了加工和制造IC的复
杂程度，并且为了实现这些进步，需要IC加工和制造中的类似发展。当通过各种技术节点缩小诸如鳍式场效应晶体管(FinFET)的半导体器件时，采用了一些策略来改善器件性能，例
如使用外延沟道来增强载流子迁移率。

发明内容

[0003] 根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在鳍结构和伪栅极堆叠件上方形成第一介电层，所述伪栅极堆叠件位于所述鳍结构上方；在所述第一介电层上方共形的沉积牺牲层；执行蚀刻工艺以暴露部分鳍结构且保持所述牺牲层和所述
第一介电层覆盖所述伪栅极堆叠件的侧壁；从所述鳍结构的暴露部分生长源极/漏极区域；
去除所述牺牲层以暴露所述第一介电层；以及在所述第一介电层上沉积第二介电层。

[0004] 根据本发明的另一些实施例，还提供了一种半导体器件，包括：鳍结构，具有源极/漏极区且位于衬底上方；金属栅极结构，位于所述鳍结构上的源极/漏极区域之间，其中所述金属栅极结构包括：共形高k介电层，位于所述鳍结构上方；和栅电极，位于所述共形高k介电层的上方；第一栅极间隔件，沿着所述金属栅极结构的侧壁；以及第二栅极间隔件，沿所述第一栅极间隔件且位于所述鳍结构的源极/漏极区域上方，其中所述第一栅极间隔件设置在所述金属栅极结构与所述第二栅极间隔件之间。

[0005] 根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在鳍结构上方形成伪栅极堆叠件；在所述鳍结构和所述伪栅极堆叠件上方形成第一间隔件层；在所述第一间隔件层上方沉积牺牲层；在伪栅极堆叠件的两侧上凹进所述鳍结构；从凹进的
鳍结构生长源极/漏极区域；去除所述牺牲层以暴露所述第一间隔件层；和在所述第一间隔件层、所述源极/漏极区域、和所述伪栅极堆叠件上方沉积第二间隔件层；在所述第二间隔件层上方沉积接触蚀刻停止层；去除所述伪栅极堆叠件以在所述第一间隔件层的保留部分
之间形成凹槽；以及在凹槽中形成金属栅极堆叠件。

附图说明

[0006] 当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

[0007] 图1是根据一些实施例的简化的鳍式场效应晶体管(FinFET)器件的三维视图的实例；

[0008] 图2A‑C、3A‑C、4A‑C、5A‑C、6A‑C、7A‑C、8A‑C、9A‑C、10A‑C、11A‑C、12A‑C、13A‑C、14A‑C、15A‑C、16A‑C、17A‑C、18A‑C、19A‑C、20A‑C、21A‑C、22A‑C、23A‑C、24A‑C、25A‑C、26A‑C、27A‑C和28A‑C是根据一些实施例的在FinFET器件中形成具有栅极间隔件的栅极结构的示例性工艺的中间阶段期间的各个中间结构的截面图。

具体实施方式

[0009] 以下公开内容提供了许多不同的用于实施提供的主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件
被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使
得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考
标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或
结构之间的关系。

[0010] 此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。

[0011] 本公开的实施例涉及具有减小的电容的栅极间隔件的FinFET器件以及用于形成FinFET器件的方法。具体地，根据本公开的FinFET器件包括由两次或更多次沉积形成的栅
极间隔件。通过在不同的工艺时间沉积第一材料和第二材料来形成栅极间隔件，以降低栅
极结构之间的寄生电容以及在源极/漏极区域的外延生长之后引入的接触。

[0012] 图1示例性示出了器件100的三维视图。关于图1中未示出或说明的其他方面会由以下附图和说明变得清楚。器件100可以是诸如微处理器、存储器单元(例如静态随机存取
存储器(SRAM))、和/或其他集成电路的IC的一部分。器件100可以以例如两个或更多个晶体管(例如四个晶体管)的方式电连接或耦接。

[0013] 器件100可包括N型FinFET结构102和P型FinFET结构104。N型FinFET结构102包括位于P掺杂区域106a上的鳍110a和鳍110c。N型FinFET结构102包括隔离区域108，各个鳍
110a和鳍110c从相邻的隔离区域108之间向上突起。栅极堆叠件150a沿着鳍110a和鳍110c
的侧壁并位于鳍110a和鳍110c的顶面上方。栅极堆叠件150a包括栅极电介质158a和位于栅
极电介质158a上方的栅电极154a。源极/漏极区域156a‑156b和156c‑156f设置在鳍110a和鳍110c的相应区域中。源极/漏极区域156a和156b相对于栅极电介质158a和栅电极154a设
置在鳍110a的相对区域。源极/漏极区域156e和156f相对于栅极电介质158a和栅电极154a
设置在鳍110c的相对区域。

[0014] 在一些实例中，可以通过(1)源极/漏极区域156a和156b以及栅极堆叠件150a(2)源极/漏极区域156e和156f以及栅极堆叠件150a在N型FinFET结构102中实现两个晶体管。
例如，一些源极/漏极区域可以在多个晶体管之间共享。在一些实例中，多个源极/漏极区域可连接或耦接在一起，使得N型FinFET结构102实施为一个功能晶体管。例如，如果相邻的
(例如，与相对的相反)源极/漏极区域156a、156e和156b、156f相应地电连接，则例如通过外延生长合并区域(例如，合并源极/漏极区域156a和156e，合并源极/漏极区域156b和156f)，可以实现一个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。

[0015] P型FinFET结构104包括位于N掺杂区域106b上的鳍110b和鳍110d。P型FinFET结构104包括隔离区域108，各个鳍110b和鳍110d从相邻的隔离区域108之间向上突起。栅极堆叠件150b沿着鳍110b和鳍110d的侧壁并位于鳍110b和鳍110d的顶面上方。栅极堆叠件150b包
括栅极电介质158b和位于栅极电介质158b上方的栅电极154b。源极/漏极区域156c‑156d和
156g‑156h设置在鳍110b和鳍110d的相应区域中。源极/漏极区域156c和156d相对于栅极电介质158b和栅电极154b设置在鳍110b的相对区域中。源极/漏极区域156g和156h相对于栅
极电介质158b和栅电极154b设置在鳍110d的相对区域中。

[0016] 在一些实例中，可以通过(1)源极/漏极区域156c和156d以及栅极堆叠件150b(2)源极/漏极区域156g和156h以及栅极堆叠件150b在P型FinFET结构104中实现两个晶体管。
例如，一些源极/漏极区域可以在多个晶体管之间共享。在一些实例中，多个源极/漏极区域可连接或耦接在一起，使得P型FinFET结构104实施为一个功能晶体管。例如，如果相邻的
(例如，与相对的相反)源极/漏极区域156c、156g和156d、156h相应地电连接，则例如通过外延生长合并区域(例如，合并源极/漏极区域156c和156g，合并源极/漏极区域156d和156h)，可以实现一个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。

[0017] 图1进一步示出了用于后续附图的参考截面。截面B‑B是在相对的源极/漏极区域156a‑d之间沿着鳍110a、110b中的沟道的垂直平面中。截面A‑A是在垂直于截面B‑B的垂直平面中，并穿过鳍110a中的源极/漏极区域156a以及穿过鳍110c中的源极/漏极区域156e。
截面C‑C是在垂直于截面B‑B的垂直平面中，并穿过鳍110b中的源极/漏极区域156d以及穿过鳍110d中的源极/漏极区域156d。为了清楚，随后的附图参考这些参考截面。

[0018] 根据一些实施例，图2A‑C至图28A‑C是在形成具有栅极间隔件的栅极结构(例如，在一个或多个FinFET器件中)的示例工艺的中间阶段的各个中间结构的截面图。在图2A‑C至图28A‑C中，以“A”标记结尾的附图示出了沿着与图1中的截面A‑A类似的截面的截面图；
以“B”标记结尾的附图示出了沿着与图1中的截面B‑B类似的截面的截面图；以“C”标记结尾的附图示出了沿着与图1中的截面C‑C类似的截面的截面图。在一些附图中，可以省略其中示出的元件或部件的标号，以避免模糊其他元件或部件；这是为了便于描述附图。

[0019] 图2A、2B和2C示出了半导体衬底106，半导体衬底106具有形成在其上的用于形成鳍的鳍掩模112。半导体衬底106可以是或者包括块状半导体衬底、绝缘体上半导体(SOI)衬底等，半导体衬底106可以是掺杂的(例如具有p型或n型掺杂剂)或者是非掺杂的。SOI衬底
通常包括形成在绝缘体层上的半导体材料的层。绝缘体层可以例如是埋氧(BOX)层、氧化硅层等。在衬底上提供绝缘体层，衬底一般为硅或玻璃衬底。可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，半导体衬底的半导体材料可包括硅(Si)；锗(Ge)；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP的合金半导体；或它们的组合。

[0020] 半导体衬底106包括分别用于形成N型FinFET和P型FinFET的P掺杂区域106a和N掺杂区域106b。P掺杂区域106a和N掺杂区域106b中的一者或二者可以是通过注入半导体衬底
106形成的掺杂阱。例如，半导体衬底106可以是P型掺杂衬底，P型掺杂衬底的一部分形成P掺杂区域106a，N掺杂区域106b可以是通过在P型掺杂衬底中注入N型掺杂剂形成的N掺杂
阱。

[0021] 鳍掩模112可以是用于形成鳍110a‑110d的硬掩模。例如，在半导体衬底106上的P掺杂区域106a和N掺杂区域106b中沉积一个或多个掩模层，然后将掩模层图案化为鳍掩模
112。在一些实例中，一个或多个掩模层可包括或者是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积
(ALD)、或另外的沉积技术沉积。可以使用光刻来图案化一个或多个掩模层。例如，可在一个或多个掩模层上形成光刻胶(诸如使用旋涂)，并通过使用适当的光掩模将光刻胶暴露在光
线下来图案化。随后可根据使用的是正性或负性光刻胶，去除光刻胶的曝光或者未曝光部
分。然后可例如通过使用适当的蚀刻工艺将光刻胶的图案随后可转印到一个或多个掩模层
上，从而形成鳍掩模。蚀刻工艺可包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。随后，在灰化工艺或湿法剥离工艺中去除光刻胶。

[0022] 图3A、图3B和图3C示出了蚀刻半导体衬底106的P掺杂区域106a和N掺杂区域106b以形成鳍110a、110c、110b’、110d’，使得鳍110a、110c、110b’、110d’由P掺杂区域106a和N掺杂区域106b突起。蚀刻工艺可包括RIE、NBE等、或它们的组合。蚀刻可以是各向异性的。

[0023] 如图4A、图4B和图4C所示，在形成鳍110a、110b’、110c、110d’之后，可在鳍110a、110b’、110c、鳍110d’之间的沟槽内沉积绝缘材料107。绝缘材料107可以是氧化物(诸如氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体(HDP‑CVD)、可流动CVD
(FCVD)(例如，在远程等离子体系统中CVD基材料沉积以及后固化，以使其转化为另一种材
料，诸如氧化物)等、或它们的组合来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料107包括通过FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可去除任何过量的绝缘材料和任何剩余的鳍掩模，以形
成共面的绝缘材料的顶面和鳍110a、110b’、110c、110d’的顶面。

[0024] 如图5A、图5B和图5C所示，可在绝缘材料107的平坦化之后回蚀刻鳍110b’、110d’。例如，可使用掩模116覆盖P掺杂区域106a，使得可以蚀刻N掺杂区域106b中的鳍110b’、
110d’以在绝缘材料107中形成凹槽118。

[0025] 在图6A、图6B和图6C中，通过外延生长在N掺杂区域106b中的凹槽118中形成替换鳍110b、110d。在一些实施例中，鳍110b、110d可包括硅、锗硅(SixGe1‑x，其中x可介于大约0至100之间)、碳化硅、纯的或基本上纯的锗、III‑V族化合物半导体、II‑VI族化合物半导体等。例如，用于形成III‑V族化合物半导体的材料包括：InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。在一个实施例中，替换鳍110b、110d包括硅锗以提供用于P型FinFET的改善的迁移率。

[0026] 在图7A、图7B和图7C中，使绝缘材料107凹进以形成隔离区域108。凹进绝缘材料107使得鳍110a、110b、110c、110d从相邻的隔离区域108之间突起，从而可以至少部分地在P掺杂区106a和N掺杂区106b中划定鳍110a、110b，110c，110d作为有源区域。可以使用可接受的蚀刻工艺(诸如对绝缘材料的材料有选择性的蚀刻工艺)来凹进绝缘材料107。例如，可以使用化学氧化物去除，化学氧化物去除使用 蚀刻或者应用材料 工具
或稀氢氟酸(dHF)酸。另外，隔离区域108的顶面可具有由蚀刻工艺得到的平坦表面(示出
的)、凸面、凹面(诸如碟形)、或它们的组合。

[0027] 如图8A、图8B和图8C所示，在形成隔离区域108之后，然后在鳍110a、110b、110c、110d上形成伪栅极堆叠件120a、120b。各个伪栅极堆叠件120a、120b包括界面电介质122、伪栅极124、蚀刻停止层125、和硬掩模126。可通过依次沉积相应的层并图案化这些层来形成界面电介质122、伪栅极124、蚀刻停止层125和硬掩模126。例如，用于界面电介质122的层可包括或者是氧化硅、氮化硅等或它们的多层，并且可以诸如通过等离子体增强CVD(PECVD)、ALD、或其他沉积技术来热生长或沉积。用于伪栅极124的层可包括或者是硅(例如多晶硅)、或通过CVD、PVD或另外的沉积技术沉积的另外的材料。用于硬掩模126的层可包括或者是通过CVD、PVD、ALD或另外沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等、或它们的组合。随后，可例如使用光刻和一个或多个蚀刻工艺来图案化用于硬掩模126、蚀刻停止层125、伪栅极124和界面介电层122的层以形成伪栅极堆叠件120a、120b。

[0028] 在图9A、图9B和图9C中，在衬底106上方共形地形成第一间隔件层128。第一间隔件层128覆盖伪栅极堆叠件120a、120b的顶面和侧壁、隔离区域108的顶面及鳍110a、110b、110c、110d的顶面和侧壁。在一些实施例中，第一间隔件层128由氮化硅(SiN)、碳氧化硅
(SiOC)、碳氮氧化硅(SiOCN)或其他适当的介电材料形成。在一些实施例中，第一间隔件层
128包括介电常数(k)小于3.9的一种或多种低k介电材料。在一个实例中，第一间隔件层128可具有在大约3.9至大约3.0范围内的介电常数(k)。可通过等离子体增强CVD、低压CVD、ALD或其他适当的工艺形成第一间隔件层128。

[0029] 在一些实施例中，第一间隔件层128的厚度在大约10埃至大约30埃的范围内。在一些实施例中，第一间隔件层128的厚度在设计的栅极间隔件的厚度的大约40％至大约60％
的范围内。

[0030] 如图10A、图10B和图10C所示，在形成第一间隔件层128之后，在第一间隔件层128的上方形成牺牲层130。牺牲层130配置为保护第一间隔件层128在随后的工艺中(例如在用
于形成外延源极/漏极区域的外延工艺中)免受破坏。牺牲层130可以是能够经受外延沉积
工艺的工艺条件并能够从第一间隔件层128上选择性地蚀刻掉的介电材料。例如，牺牲层
130可以包括氮化硅、碳氮化硅、氧化硅、氮氧化硅等之中的一种。在一个实施例中，牺牲层
130包括氮化硅。可通过等离子体增强CVD、低压CVD、ALD、或其他适当的工艺形成牺牲层
130。牺牲层130可具有在大约40埃至大约60埃范围内的厚度。

[0031] 在图11A、图11B和图11C中，在P掺杂区域106a上方形成硬掩模132，以覆盖N型FinFET结构102并暴露N掺杂区域106b中的P型FinFET结构104。可以通过光刻工艺形成硬掩
模132。在一个实施例中，硬掩模132可以是氮化硅或者诸如此类。

[0032] 在图12A、图12B和图12C中，执行蚀刻工艺以暴露P型FinFET结构104中的鳍110b、110d，从而从中形成源极/漏极区域。蚀刻工艺是各向异性蚀刻工艺，其中牺牲层130和第一间隔件层128沿着z方向被蚀刻，并且沿着x方向和y方向基本上保持不变(如图1中的坐标系
所示)。可以通过RIE、NBE、或其他适当的蚀刻工艺执行各向异性蚀刻工艺。

[0033] 如图12B所示，从硬掩模126的上部到中间部分，第一间隔件层128和牺牲层130保留在伪栅极堆叠件120b的侧壁上。在一个实施例中，以凹进量110r凹进鳍110b、110d。凹进量110r可以在大约0nm至大约10nm的范围内。隔离区域108上方保留的鳍110b，110d用作后
续外延工艺的核心。

[0034] 牺牲层130保护第一间隔件层128以免在随后的用于暴露鳍110b、110d的蚀刻工艺期间损失厚度。由于在第一间隔件层128保留在伪栅极124的侧壁上，在蚀刻工艺期间伪栅
极124不会遭受任何侧壁损失或损坏。在对伪栅极堆叠件120b侧壁上的第一间隔件层128保
护的情况下，可执行蚀刻工艺以从鳍110b，110d的侧壁110s的底部部分完全去除第一间隔
件层128，从而防止在随后的外延工艺期间由保留的第一间隔件层128导致的较差的外延生
长、并防止由鳍110b，110d的侧壁110s上保留的第一间隔件层128引起的任何拐角损伤。蚀刻工艺之前，牺牲层130位于硬掩模126的上方，因此在蚀刻工艺的至少一部分持续时间期
间硬掩模126不暴露于蚀刻工艺，从而允许伪栅极124仍被硬掩模126覆盖。由于伪栅极124
被覆盖而没有不希望的暴露，可以防止在随后的外延工艺期间发生来自伪栅极124的任何
不期望的外延生长(也称为蘑菇缺陷)。另外，牺牲层130还可以防止蚀刻工艺期间隔离区域
108的一些损失。

[0035] 在图13A、图13B和图13C中，执行外延工艺以从鳍110b、110d生长外延结构134b、134d。形成的外延结构134b、134d用作P型FinFET器件的源极/漏极区域。外延结构134b、
134d可包括诸如锗(Ge)或硅(Si)的单元素半导体材料；或诸如砷化镓(GaAs)、砷化铝镓
(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。在实施例中，外延结构134b、134d包括外延生长的硅锗(SiGe)，以用作P型FinFET器件的源极/漏极区域。

[0036] 外延结构134b、134d通过适当的外延工艺形成，例如选择性外延生长(SEG)工艺、化学气相沉积(CVD)工艺(例如气相外延(VPE)、低压化学气相沉积(LPCVD)、和/或超高真空CVD(UHV‑CVD))、分子束外延(MBE)、液相外延(LPE)、或它们的组合。外延结构134b、134d的形成工艺可以使用可与其下方的鳍110b、110d的组分相互作用的气体和/或液体前体。

[0037] 在外延工艺期间可以原位掺杂或不掺杂外延结构134b、134d。例如，外延生长的SiGe外延结构可以掺杂硼。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、其他适当的工艺或它们的组合来实现掺杂。外延结构134b、134d可进一步暴露于退火工艺，例如快速热退火(RTA)和/或激光退火工艺。退火工艺可用于激
活掺杂剂。如果没有原位掺杂外延结构134b、134d，则执行第二注入工艺(例如结注入工艺)以掺杂外延结构134b、134d。

[0038] 使外延结构134b、134d应变并施加应力以增强FinFET器件结构的载流子迁移率并增强FinFET器件结构性能。P型FinFET结构104的性能可以与外延结构134b、134d的体积相
关。例如，如果增加外延结构134b，134d的体积，则P型FinFET结构104的操作速度也增加。在图13C中，每个外延结构134b，134d的截面形状基本上是菱形，以使得更有效地沿其晶面形成硅锗。然而，不旨在限制外延结构134b、134d的形状。

[0039] 在图14A、图14B和图14C中，通过蚀刻工艺去除硬掩模132和牺牲层130。在一个实施例中，可通过湿蚀刻工艺去除硬掩模132和牺牲层130。例如，使用包含H3PO4的湿蚀刻剂去除硬掩模132和牺牲层130。也可以使用其他合适的蚀刻剂，例如HF等。

[0040] 如图15A、图15B和图15C所示，在去除硬掩模132和牺牲层130之后，可在P掺杂区域106a和N掺杂区域106b上方的衬底106上方形成牺牲层136。牺牲层136配置为在随后的P掺
杂区域106a中的鳍凹进工艺和外延工艺期间保护第一间隔件层128。牺牲层136类似于牺牲
层130。牺牲层136可以是能够经受外延沉积工艺的工艺条件的介电材料，并且能够从第一
间隔件层128上选择性地蚀刻掉。例如，牺牲层136可以包括氮化硅、碳氮化硅、氧化硅、氮氧化硅等之中的一种。在一个实施例中，牺牲层136包括氮化硅。可以通过等离子体增强CVD、低压CVD、ALD、或其他可应用的工艺来形成牺牲层136。牺牲层136可以具有从大约40埃到大约60埃范围内的厚度。

[0041] 在图16A、图16B和图16C中，在N掺杂区域106b上方形成硬掩模138以覆盖P型FinFET结构104，同时暴露P掺杂区域106a中的N型FinFET结构102。可以通过光刻工艺形成
硬掩模138。在一个实施例中，硬掩模138可以是氮化硅等。

[0042] 在图17A、图17B和图17C中，执行蚀刻工艺以使N型FinFET结构102中的鳍110a、110c凹进，从而可形成外延源极/漏极区域。蚀刻工艺是各向异性蚀刻工艺，其中牺牲层136和第一间隔件层128沿着z方向被蚀刻，同时沿x方向和y方向基本上保持不变。可以通过
RIE，NBE或其他合适的蚀刻工艺执行各向异性蚀刻工艺。

[0043] 如图17B所示，第一间隔件层128和牺牲层136从硬掩模126的上部到中间部分保留在伪栅极堆叠件120a的侧壁上。如图17A所示，在蚀刻工艺之后，第一间隔件层128的间隔件部分128r保留在隔离区域108的顶面108s上。间隔件部分128r的高度142可在约0nm至约
10nm的范围内。在间隔件部分128r之间形成凹槽140。在生长外延源极/漏极区域的初始阶
段期间，凹槽140可用于限制水平生长。

[0044] 在凹进鳍110a、110c期间，牺牲层136保护第一间隔件层128以免损失厚度。由于第一间隔件层128保留在伪栅极124的侧壁上，伪栅极堆叠件120a中的伪栅极124在蚀刻工艺期间不会遭受任何侧壁损失或损坏。在对伪栅极堆叠件120a的侧壁上的第一间隔件层128
进行保护的情况下，可执行蚀刻工艺来控制间隔件部分128r的高度142，因此，在随后的外延工艺中生长的外延源/漏区的尺寸达到合适的高度142。由于间隔件部分128r的适当的高
度，禁止了相邻的鳍之间的外延源极/漏极区域的混合或合并，因此改善了CD控制。在蚀刻工艺之前牺牲层136位于硬掩模126上方，并且因此在蚀刻工艺的持续时间的至少一部分期
间不暴露于蚀刻工艺，因此允许伪栅极124仍被硬掩模126覆盖。由于伪栅极124被覆盖而没有不希望的暴露，可以防止在随后的外延工艺期间发生来自伪栅极124的任何不期望的外
延生长(也称为蘑菇缺陷)。另外，牺牲层136还可以防止蚀刻工艺期间隔离区域108的损失。

[0045] 在图18A、图18B和图18C中，执行外延工艺以从凹槽140中的鳍110a、110c生长外延结构134a、134c。形成的外延结构134a、134c用作N型FinFET器件的源极/漏极区域。外延结构134a、134c可以是包括N型掺杂剂的硅，例如磷，碳、或它们的组合。

[0046] 由适当的外延工艺形成外延结构134a、134c，例如选择性外延生长(SEG)工艺、化学气相沉积(CVD)工艺(例如气相外延(VPE)、低压化学蒸气沉积(LPCVD)、和/或超高真空
CVD(UHV‑CVD))、分子束外延(MBE)、液相外延(LPE)、或它们的组合。外延结构134a、134c的形成工艺可以使用可与其下方的鳍110a、110c的组分相互作用的气体和/或液体前体。

[0047] 在外延工艺期间外延结构134b、134d可以原位掺杂或不掺杂。例如，外延生长的Si外延结构可以掺杂碳以形成Si：C外延结构，掺杂磷以形成Si：P外延结构，或者同时掺杂碳和磷以形成SiCP外延结构。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、另一种适当的工艺、或它们的组合来实现掺杂。外延结构134a、134c可进一步暴露于退火工艺，例如快速热退火(RTA)工艺和/或激光退火工艺。退火工艺
可用于激活掺杂剂。如果没有原位掺杂外延结构134a、134c，则执行第二注入工艺(例如结注入工艺)以掺杂外延结构134a、134c。

[0048] 使外延结构134a、134c应变并施加应力以增强FinFET器件结构的载流子迁移率并增强FinFET结构性能。如图18A所示，外延结构134a、134c首先在凹槽140中垂直生长，在此期间外延结构134a、134c不水平生长。在完全填充凹槽140之后，外延结构134a、134c可以垂直地和水平地生长以形成与衬底106的晶面对应的面。在图18A中，每个外延结构134a、134c的截面形状基本上是菱形，以使得更有效地沿其晶面形成碳化硅、磷化硅或碳磷化硅。然
而，并不旨在限制外延结构134a、134c的形状。

[0049] 在图19A、图19B和图19C中，通过蚀刻工艺去除硬掩模138和牺牲层136。在一个实施例中，可通过湿蚀刻工艺去除硬掩模138和牺牲层136。例如，使用包含H3PO4的湿蚀刻剂去除硬掩模138和牺牲层136。也可以使用其他合适的蚀刻剂，例如HF等。

[0050] 在图20A、图20B和图20C中，在衬底106上方共形地形成第二间隔件层144。第二间隔件层144覆盖伪栅极堆叠件120a、120b的顶面和侧壁，隔离区108的顶面，以及外延结构
134a、134b、134c、134d的侧壁和顶面。在一些实施例中，第二间隔件层144是或者包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、或其他可应用的介电材料。

[0051] 在一些实施例中，第二间隔件层144包括具有等于或小于3.9的介电常数(k)的一种或多种低k介电材料。在一个实例中，第二间隔件层144可包括介电常数(k)在约3.9至约
2.5范围内的低k介电材料。可以通过等离子体增强CVD、低压CVD、ALD、或其他适用的工艺来形成第二间隔件层144。在一些实施例中，第二间隔件层144是多孔介电膜。第二间隔件层
144可包括具有在约0.4nm至约0.43nm范围内的中值半径的孔。第二间隔件层144可具有在
约2.00％至约3.50％之间的范围内的孔隙率。例如，第二间隔件层144可具有约3.27％的孔隙率。

[0052] 在一些实施例中，第二间隔件层144的厚度在大约20埃至大约40埃的范围内。在一些实施例中，第二间隔件层144的厚度在设计的栅极间隔件的厚度的约40％至约70％的范
围内。在一个实施例中，第二间隔件层144具有约90％至约100％范围内的共形度。

[0053] 在图21A、图21B和图21C中，在衬底106上共形地形成接触蚀刻停止层(CESL)146以覆盖第二间隔件层144。在一些实施例中，接触蚀刻停止层146由氮化硅、氮氧化硅、和/或其他适用的材料形成。可以通过等离子增强CVD、低压CVD、ALD、或其他适用的工艺来形成接触蚀刻停止层146。

[0054] 在图22A、图22B和图22C中，根据一些实施例，在衬底106上的接触蚀刻停止层146上方形成层间介电(ILD)层148。层间介电层148可以包括一个或多个包括介电材料的层，诸如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、氟化非晶碳、聚对二甲苯、双苯并环丁烯(BCB)、或聚酰亚胺。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂、或其他适用的工艺来形成层间介电层148。

[0055] 如图23A、图23B和图23C所示，在形成层间介电层148之后，执行平坦化工艺以暴露伪栅极124的顶面。在一些实施例中，平坦化工艺可以是化学机械抛光(CMP)工艺。

[0056] 如图24A、图24B和图24C所示，在平坦化工艺之后，去除伪栅极124以形成沟槽160。可以通过执行第一蚀刻工艺并且在第一蚀刻工艺之后执行第二蚀刻工艺来去除伪栅极
124。

[0057] 在一些实施例中，第一蚀刻工艺是干蚀刻工艺，第二蚀刻工艺是湿蚀刻工艺。在一些实施例中，干蚀刻工艺包括使用诸如CF4、Ar、NF3、Cl2、He、HBr、O2、N2、CH3F、CH4、CH2F2、或它们的组合的蚀刻气体。在一些实施例中，在约20℃至约80℃范围内的温度下执行干蚀刻工艺。在一些实施例中，在约1毫托至约100毫托范围内的压力下执行干蚀刻工艺。在一些实施例中，在约50W至约1500W范围内的功率下执行干蚀刻工艺。湿蚀刻工艺可以包括使用HF和
NH4OH。在一些实施例中，在约30至℃约200℃范围内的温度下执行湿法蚀刻工艺。在一些实施例中，在约20秒至约400秒范围内的时间执行湿蚀刻工艺。

[0058] 在去除伪栅极124之后，在沟槽160中形成替换栅极堆叠件150a、150b。如图25A、图25B和图25C所示，沉积用于N型FinFET结构102和P型FinFET结构104的高k介电层162a、
162b。在一些实施例中，高k介电层162a、162b是或者包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、或金属的氮氧化物。高k介电材料的实例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧氮化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪‑氧化铝(HfO2‑Al2O3)合金、或其他适用的介电材料。

[0059] 在一些实施例中，可以由与N型FinFET结构102和P型FinFET结构104不同的材料来形成高k介电层162a、162b。可以使用图案化的掩模分别形成高k介电层162a、162b。

[0060] 如图26A、图26B和图26C所示，在高k介电层162a、162b上方形成功函数调整层164a、164b。功函数调整层164a，164b可实现调整功函数。在一些实施例中，功函数调整层
164a，164b可以由与N型FinFET结构102和P型FinFET结构104不同的材料形成。可以使用图
案化的掩模分别形成功函数调整层164a、164b。

[0061] 功函数调整层164a可以包括用于N型FinFET结构102的N型功函数材料。N型功函数材料的实例包括但不限于铝化钛(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、和/或其他适用的材料。

[0062] 功函数调整层164b可以包括用于P型FinFET结构104的P型功函数材料。P型功函数材料的实例包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物、和/或其他适用的材料。

[0063] 在图27A、图27B和图27C中，在功函数调整层164a，164b上方形成金属栅电极层166。在一些实施例中，金属栅电极层166由诸如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他适用材料的导电材料形成。可以通过CVD、ALD、PVD、金属有机化学气相沉积(MOCVD)、电镀、和/或其他适当的工艺形成金属栅电极层
166。

[0064] 在图28A、图28B和图28C中，在形成金属栅电极层166之后执行诸如CMP工艺的平坦化工艺，直到暴露第一间隔件层128和第二间隔件层144。如图28B所示，第一间隔件层128覆盖栅极堆叠件150a、150b的高k介电层162a、162b的侧壁以及沟道区域两端的鳍110a、110c、
110b、110d的顶面、侧壁的一部分。第二间隔件层144覆盖位于栅极堆叠件150a、150b侧壁的第一间隔件层128、源极/漏极区域134a、134b、134c、134d的顶面和侧壁、以及隔离区域108的顶面。

[0065] 本公开的实施例提供一种形成栅极间隔件的方法，通过在凹进鳍之前沉积第一间隔件层和牺牲层，以及在外延生长之后沉积第二间隔件层。此方法可用于形成P型FinFET结构或N型FinFET结构的外延源极/漏极区域。此方法可防止栅极间隔件的厚度损失，可避免
伪栅极的侧壁损失，防止栅极结构中的拐角损伤，避免蘑菇缺陷，以及防止隔离区域的损
失。

[0066] 本公开的一个实施例提供一种方法，包括在鳍结构和伪栅极堆叠件上方形成第一介电层，伪栅极堆叠件位于鳍结构上方；在第一介电层上方共形的沉积牺牲层；执行各向异性蚀刻工艺以暴露部分鳍结构且保持牺牲层和第一介电层覆盖伪栅极堆叠件的侧壁；从鳍
结构的暴露部分生长源极/漏极区域；去除牺牲层以暴露第一介电层；以及在第一介电层上方沉积第二介电层。

[0067] 本公开的另一个实施例提供一种结构，包括：鳍结构，具有源极/漏极区并位于衬底上方；金属栅极结构，位于鳍结构上的源极/漏极区域之间，其中金属栅极结构包括：设置在鳍结构上方的共形的高k介电层；以及栅电极，位于共形的高k介电层的上方；第一栅极间隔件，沿着金属栅极结构的侧壁；以及第二栅极间隔件，沿第一栅极间隔件且位于鳍结构的源极/漏极区域上方，其中第一栅极间隔件设置在金属栅极结构与第二栅极间隔件之间。

[0068] 本公开的又一个实施例提供一种方法，包括：在鳍结构上方形成伪栅极堆叠件；在鳍结构和伪栅极堆叠件上方形成第一间隔件层；在第一间隔件层上方沉积牺牲层；在伪栅极堆叠件的两侧凹进鳍结构；从凹进的鳍结构生长源极/漏极区域；去除牺牲层以暴露第一间隔件层；在第一间隔件层、源极/漏极区域、和伪栅极堆叠件上方沉积第二间隔件层；在第二间隔件层上方沉积接触蚀刻停止层；去除伪栅极堆叠件以在第一间隔件层的保留部分之
间形成凹槽；以及在凹槽中形成金属栅极堆叠件。

[0069] 根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在鳍结构和伪栅极堆叠件上方形成第一介电层，所述伪栅极堆叠件位于所述鳍结构上方；在所述第一介电层上方共形的沉积牺牲层；执行蚀刻工艺以暴露部分鳍结构且保持所述牺牲层和所述
第一介电层覆盖所述伪栅极堆叠件的侧壁；从所述鳍结构的暴露部分生长源极/漏极区域；
去除所述牺牲层以暴露所述第一介电层；以及在所述第一介电层上沉积第二介电层。

[0070] 在上述方法中，所述第二介电层包括具有等于或小于3.9的介电常数(k)值的介电材料。

[0071] 在上述方法中，所述第二介电层包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

[0072] 在上述方法中，所述第二介电层是孔隙率在2.00％至3.50％范围内的多孔膜。

[0073] 在上述方法中，所述第一介电层包括氮化硅(SiN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

[0074] 在上述方法中，所述第一介电层的厚度在10埃至30埃的范围内，

[0075] 并且第二介电层的厚度在20埃至40埃的范围内。

[0076] 根据本发明的另一些实施例，还提供了一种半导体器件，包括：鳍结构，具有源极/漏极区且位于衬底上方；金属栅极结构，位于所述鳍结构上的源极/漏极区域之间，其中所述金属栅极结构包括：共形高k介电层，

[0077] 位于所述鳍结构上方；和栅电极，位于所述共形高k介电层的上方；第一栅极间隔件，沿着所述金属栅极结构的侧壁；以及第二栅极间隔件，

[0078] 沿所述第一栅极间隔件且位于所述鳍结构的源极/漏极区域上方，其中所述第一栅极间隔件设置在所述金属栅极结构与所述第二栅极间隔件之间。

[0079] 在上述半导体器件中，所述第二栅极间隔件包括具有等于或小于3.9的介电常数(k)值的介电材料。

[0080] 在上述半导体器件中，所述第二栅极间隔件包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

[0081] 在上述半导体器件中，所述第二栅极间隔件是孔隙率在2.00％至3.50％范围内的多孔膜。

[0082] 在上述半导体器件中，所述第一栅极间隔件包括氮化硅(SiN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

[0083] 在上述半导体器件中，所述第一栅极间隔件的厚度在10埃至30埃的范围内，所述第二栅极间隔件的厚度在20埃至40埃的范围内。

[0084] 根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在鳍结构上方形成伪栅极堆叠件；在所述鳍结构和所述伪栅极堆叠件上方形成第一间隔件层；在所述第一间隔件层上方沉积牺牲层；在伪栅极堆叠件的两侧上凹进所述鳍结构；从凹进的
鳍结构生长源极/漏极区域；去除所述牺牲层以暴露所述第一间隔件层；和在所述第一间隔件层、所述源极/漏极区域、和所述伪栅极堆叠件上方沉积第二间隔件层；在所述第二间隔件层上方沉积接触蚀刻停止层；去除所述伪栅极堆叠件以在所述第一间隔件层的保留部分
之间形成凹槽；以及在凹槽中形成金属栅极堆叠件。

[0085] 在上述方法中，凹进所述鳍结构包括：各向异性地蚀刻所述牺牲层和所述第一间隔件层以暴露所述鳍结构的部分，同时保持所述第一间隔件层覆盖所述伪栅极堆叠件的侧
壁。

[0086] 在上述方法中，凹进所述鳍结构包括：从鳍结构的侧壁和顶面去除所述牺牲层和所述第一间隔件层。

[0087] 在上述方法中，凹进所述鳍结构包括：去除所述鳍结构的位于所述伪栅极堆叠件的相对两侧上的部分。

[0088] 在上述方法中，凹进所述鳍结构包括：保留所述第一间隔件层的沉积在所述鳍结构的侧壁上的部分，并在所述第一间隔件层的所述部分之间形成凹槽。

[0089] 在上述方法中，生长所述源极/漏极区域包括：从所述鳍结构外延生长源极区域和漏极区域。

[0090] 在上述方法中，所述第二间隔件包括碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或它们的组合。

[0091] 在上述方法中，所述第二间隔件包括具有等于或小于3.9的介电常数(k)值的介电材料。

[0092] 上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行
与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还
应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神
和范围的情况下做出各种变化、替换和改变。