一种滤波电路及其形成方法

摘要

本申请实施例公开了一种滤波电路及其形成方法，通过在下层金属层形成金属槽线，从而使滤波电路具有优良的带外抑制度，在金属槽线上绑钉第一金属绑线可以调整金属槽线的参数，从而可以提高滤波电路的带外抑制度；通过缺陷耦合片可以使输入输出端口与谐振单元有较好的耦合度，在缺陷耦合片上绑钉第二金属绑线可以修正缺陷耦合片的加工误差，从而提高输入输出端口与谐振单元的耦合度，降低滤波电路的插入损耗。

权利要求

1.一种滤波电路，其特征在于，包括叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

所述叠层结构上形成有第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；

所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；所述金属槽线上绑钉有第一金属绑线，所述金属槽线的等效电容和等效电感根据所述第一金属绑线的数量和/或位置的变化而变化。

2.根据权利要求1所述的滤波电路，其特征在于，所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉有第二金属绑线。

3.根据权利要求2所述的滤波电路，其特征在于，所述第一金属绑线和所述第二金属绑线的材质为金。

4.根据权利要求1所述的滤波电路，其特征在于，所述第一谐振单元和所述第二谐振单元通过耦合孔连接。

5.一种滤波电路，其特征在于，包括叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

所述叠层结构上形成有第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；

所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合，所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉有第二金属绑线，所述第一缺陷耦合片和所述第二缺陷耦合片的等效电容和等效电路根据所述第二金属绑线的位置和/或数量的变化而变化；

所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处。

6.根据权利要求5所述的滤波电路，其特征在于，所述金属槽线上绑钉有第一金属绑线。

7.根据权利要求6所述的滤波电路，其特征在于，所述第一金属绑线和所述第二金属绑线的材质为金。

8.根据权利要求5所述的滤波电路，其特征在于，所述第一谐振单元和所述第二谐振单元通过耦合孔连接。

9.一种滤波电路的形成方法，其特征在于，所述方法包括：

形成叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

在所述叠层结构上形成第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；

所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；

在所述金属槽线上绑钉第一金属绑线，所述金属槽线的等效电容和等效电感根据所述第一金属绑线的数量和/或位置的变化而变化。

10.一种滤波电路的形成方法，其特征在于，所述方法包括：

形成叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

在所述叠层结构上形成第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；

所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；

在所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉第二金属绑线，所述第一缺陷耦合片和所述第二缺陷耦合片的等效电容和等效电路根据所述第二金属绑线的位置和/或数量的变化而变化。

说明书

一种滤波电路及其形成方法

技术领域

[0001] 本申请涉及半导体领域，特别是涉及一种滤波电路及其形成方法。

背景技术

[0002] 滤波电路可以在射频/微波系统中实现选频滤波，具体的，信号在输入滤波电路后，滤波电路可以对信号中的特定频率进行滤除，输出该频率之外的其他频率的信号。现有技术中，利用微机电系统技术加工可以形成在毫米波段具有高Q值、低差损、小体积的滤波电路，该滤波电路可以与常规单片微波集成电路(Monolithic Microwave Integrated Circuit，MMIC)工艺相兼容等优点，不仅成为各类电子器件的发展趋势，也成为解决毫米波收发组件单片化的最佳手段。

[0003] 然而，在小体积的滤波电路中，加工工艺对滤波电路的性能的影响越发明显，如何降低加工误差对滤波电路性能的影响，是一个亟待解决的问题。

发明内容

[0004] 为解决上述技术问题，本申请实施例提供一种滤波电路及其形成方法，以准确的提高滤波电路对频率的选择性。

[0005] 本申请实施例提供了一种滤波电路，包括叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

[0006] 所述叠层结构上形成有第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

[0007] 所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

[0008] 所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；所述金属槽线上绑钉有第一金属绑线。

[0009] 可选的，所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉有第二金属绑线。

[0010] 可选的，所述第一金属绑线和所述第二金属绑线的材质为金。

[0011] 可选的，所述第一谐振单元和所述第二谐振单元通过耦合孔连接。

[0012] 本申请实施例提供了另一种滤波电路，包括叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

[0013] 所述叠层结构上形成有第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

[0014] 所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合，所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉有第二金属绑线；

[0015] 所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处。

[0016] 可选的，所述金属槽线上绑钉有第一金属绑线。

[0017] 可选的，所述第一金属绑线和所述第二金属绑线的材质为金。

[0018] 可选的，所述第一谐振单元和所述第二谐振单元通过耦合孔连接。

[0019] 本申请实施例提供了一种形成滤波电路的方法，所述方法包括：

[0020] 形成叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

[0021] 在所述叠层结构上形成第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

[0022] 在所述上层金属层上形成第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

[0023] 在所述下层金属层上形成呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；

[0024] 在所述金属槽线上绑钉第一金属绑线。

[0025] 本申请实施例提供了另一种形成滤波电路的方法，所述方法包括：

[0026] 形成叠层结构，所述叠层结构包括衬底、位于所述衬底第一面的上层金属层和位于所述衬底第二面的下层金属层；

[0027] 在所述上层金属层上形成有第一输入输出端口和第二输入输出端口，所述第一输入输出端口与所述第一谐振单元通过第一缺陷耦合片耦合，所述第二输入输出端口与所述第二谐振单元通过第二缺陷耦合片耦合；

[0028] 在所述下层金属层上形成有呈缺陷环状的金属槽线，所述金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处；

[0029] 在所述叠层结构上形成第一谐振单元以及与所述第一谐振单元耦合的第二谐振单元；所述第一谐振单元包括贯穿所述叠层结构的第一通孔阵列；所述第二谐振单元包括贯穿所述叠层结构的第二通孔阵列；

[0030] 在所述第一缺陷耦合片和/或所述第二缺陷耦合片上绑钉第二金属绑线。

[0031] 在本申请实施例中提供了一种滤波电路及其形成方法，通过在下层金属层形成金属槽线，从而使滤波电路具有优良的带外抑制度，在金属槽线上绑钉第一金属绑线可以调整金属槽线的参数，从而可以提高滤波电路的带外抑制度；通过缺陷耦合片可以使输入输出端口与谐振单元有较好的耦合度，在缺陷耦合片上绑钉第二金属绑线可以修正缺陷耦合片的加工误差，从而提高输入输出端口与谐振单元的耦合度，降低滤波电路的插入损耗。

附图说明

[0032] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

[0033] 图1为本申请实施例提供的一种滤波电路的示意图；

[0034] 图2所示为本申请实施例提供的一种滤波电路的细节图；

[0035] 图3为本申请实施例提供的一种带通滤波电路的选频示意图；

[0036] 图4为本申请实施例提供的一种在金属槽线上绑钉第一金属绑线的示意图；

[0037] 图5为本申请实施例提供的第一金属绑线的不同绑钉位置对应的带外传输零点的示意图；

[0038] 图6为本申请实施例提供的一种在缺陷耦合片上绑钉第二金属绑线的示意图；

[0039] 图7为本申请实施例提供的一种滤波电路的形成方法的流程图。

具体实施方式

[0040] 为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

[0041] 在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

[0042] 其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0043] 发明人经过研究发现，现有技术中，利用微机电系统技术加工可以得到在毫米波段性能较好的滤波电路，然而，这种滤波电路的体积通常较小，对微机电系统的加工工艺要求也较高，较小的加工误差也可能导致滤波电路的性能受到明显的影响，例如加工误差可能导致滤波电路的带外选择性不能满足用户的需求，也可能导致滤波电路的插入损耗增大，影响输出信号的质量。因此，如何在微机电系统技术中克服加工误差带来的影响，是一个亟待解决的问题。

[0044] 基于此，在本申请实施例中，提供了一种滤波电路及其形成方法，其中，滤波电路包括叠层结构，叠层结构包括衬底、位于衬底第一面的上层金属层和位于衬底第二面的下层金属层；叠层结构上形成有第一谐振单元以及与第一谐振单元耦合的第二谐振单元；第一谐振单元包括贯穿叠层结构的第一通孔阵列；第二谐振单元包括贯穿叠层结构的第二通孔阵列；上层金属层上形成有第一输入输出端口和第二输入输出端口，第一输入输出端口与第一谐振单元通过第一缺陷耦合片耦合，第二输入输出端口与第二谐振单元通过第二缺陷耦合片耦合；下层金属层上形成有呈缺陷环状的金属槽线，金属槽线位于所述第一谐振单元和第二谐振单元耦合处。

[0045] 本申请实施例中，通过在下层金属层形成金属槽线，从而使滤波电路具有优良的带外抑制度，在金属槽线上绑钉第一金属绑线可以调整金属槽线的参数，从而可以提高滤波电路的带外抑制度；通过缺陷耦合片可以使输入输出端口与谐振单元有较好的耦合度，在缺陷耦合片上绑钉第二金属绑线可以修正缺陷耦合片的加工误差，从而提高输入输出端口与谐振单元的耦合度，降低滤波电路的插入损耗。

[0046] 参考图1所示为本申请实施例提供的一种滤波电路的示意图，参考图2所示为本申请实施例提供的一种滤波电路的细节图，其中，图2(a)所示为本申请实施例提供的一种滤波电路的俯视示意图，图2(b)所示为本申请实施例提供的一种滤波电路的仰视示意图。

[0047] 参考图1，本申请实施例提供的一种滤波电路包括叠层结构，叠层结构包括衬底110、位于衬底110第一面的上层金属层120以及位于衬底110第二面的下层金属层130。

[0048] 衬底110可以是硅衬底、锗衬底、硅锗衬底，也可以是其它半导体衬底。在本实施例中，衬底110为高阻硅材料，衬底110的厚度可以是500微米。

[0049] 在衬底110上可以通过电镀形成上层金属层120和下层金属层130，也可以是通过其他沉积方式形成，具体的，其材料可以是金或者金合金等金属材料。上层金属层120和下层金属层130的材料可以相同，也可以不同；上层金属层120和下层金属层130的厚度可以一致，也可以不一致。

[0050] 作为一种示例，上层金属层120和下层金属层130可以为10微米厚的金。

[0051] 在衬底110上形成上层金属层120和下层金属层130，即形成叠层结构，叠层结构的尺寸就是滤波电路的尺寸，作为一种示例，滤波电路的尺寸为4*3*0.504毫米。

[0052] 在叠层结构上形成有第一谐振单元140，第一谐振单元140包括贯穿叠层结构的第一通孔阵列。第一通孔阵列可以通过微机电干法刻蚀技术对叠层结构进行刻蚀得到刻蚀孔，再通过溅射、电镀等工艺在刻蚀孔的内壁沉积金属材料形成，例如可以在刻蚀孔的内壁沉积金材料。

[0053] 第一通孔阵列可以包括多个通孔141，通孔141的半径可以相同，也可以不同，可以是均匀分布，也可以是不均匀分布。可以理解的是，第一通孔阵列的排布和形状可以确定第一谐振单元140的谐振频率和插入损耗。在实际操作中，第一通孔阵列中的通孔141的半径以及通孔141之间的间隙，使输入至第一通孔阵列中的信号的辐射损耗最小。

[0054] 作为一种可能的实现方式，通孔141的半径可以是160微米，通孔141之间的间隙可以是300微米，第一通孔阵列可以呈长方形，在长方向的边上形成有通孔141，长方形的长可以是1.86毫米，宽可以是3毫米。

[0055] 在叠层结构上形成有第二谐振单元150，第二谐振单元150包括贯穿叠层结构的第二通孔阵列，第二通孔阵列的构造与第一通孔阵列的构造可以相同，也可以不同。可以理解的是，第二通孔阵列的排布和形状可以确定第二谐振单元150的谐振频率和插损。在叠层结构上形成第二通孔阵列的过程可以参考形成第一通孔阵列的过程，在此不做赘述。

[0056] 在实际操作中，第二通孔阵列中的通孔的半径以及通孔之间的间隙，使输入至第二通孔阵列中的信号的辐射损耗最小，作为一种示例，第二通孔阵列中的通孔与第一通孔阵列中的通孔141的排布一致。

[0057] 第一谐振单元140和第二谐振单元150耦合，可以通过耦合孔160实现。耦合孔160可以通过摘除第一通孔阵列和第二通孔阵列中的通孔形成，参考图2(a)所示，摘除在第一谐振单元140的右侧边的中央区域的通孔，以及在第二谐振单元150的左侧边的中央区域的通孔，相当于第一谐振单元140和第二谐振单元150之间形成耦合孔160，使第一谐振单元140和第二谐振单元150通过耦合孔160实现耦合。

[0058] 可以理解的是，耦合孔160越大，第一谐振单元140和第二谐振单元150的耦合强度越大，作为示例性的，耦合孔160的长度可以是1.1毫米，也就是说，在第一谐振单元140的右侧边的中央区域1.1毫米内未形成通孔，且在第二谐振单元150的左侧边的中央区域1.1毫米内也未形成有通孔。

[0059] 需要说明的是，这里的“摘除”是为了体现耦合孔160的成因而采用的说法，事实上，为了操作的便利性，在实际操作中，耦合孔160所在的区域不需要形成通孔，也不需要执行摘除通孔的动作。

[0060] 在上层金属层120上形成有第一输入输出端口121，第一输入输出端口121可以与外部系统连接，可以用于输入待滤波信号，也可以输出经过滤波的目标信号。第一输入输出端口121可以是贯穿上层金属层120的平行的直线型沟槽，例如可以是CPW共面波导传输线。作为一种示例，第一输入输出端口121的阻抗为50欧姆，信号线宽为88微米，间隙为70微米。

[0061] 第一谐振单元140和第一输入输出端口121可以通过形成于上层金属层120上的第一缺陷耦合片122耦合。形成的第一缺陷耦合片122与第一输入输出端口121连接，第一缺陷耦合片122可以位于第一通孔阵列的内部。参考图2(a)所示，第一通孔阵列包围第一缺陷耦合片122。

[0062] 可以理解的是，第一缺陷耦合片122的尺寸决定第一谐振单元140和第一输入输出端口121的耦合强度。作为一种示例，第一缺陷耦合片122的长为0.3毫米，宽为0.8毫米。

[0063] 在上层金属层120上形成有第二输入输出端口123，第二输入输出端口123可以与外部系统连接，可以用于输入待滤波信号，也可以输出经过滤波的目标信号。第二输入输出端口123与第一输入输出端口121对应，可以理解的是，二者的功能相对，共同作为滤波电路的输出输入端口。通常情况下，第二输入输出端口123的参数与第一输入输出端口121相同。

[0064] 第二输入输出端口123与第一谐振单元140可以通过形成于上层金属层120上的第二缺陷耦合片124耦合。形成的第二缺陷耦合片124与第二输入输出端口123连接，第二缺点耦合片可以位于第二通孔阵列的内部。参考图2(a)所示，第二通孔阵列包围第二缺陷耦合片124。

[0065] 可以理解的是，第二缺陷耦合片124的尺寸决定第二谐振单元150和第二输入输出端口123的耦合强度，第二缺陷耦合片124的尺寸可以和第一缺陷耦合片122的尺寸相同，也可以根据实际需要另行设计。

[0066] 在下层金属层130上形成有呈缺陷环状的金属槽线131，金属槽线131位于第一谐振单元140和第二谐振单元150耦合处，具体的，金属槽线131可以呈U型或C型。参考图2(b)所示，金属槽线131位于下层金属层130的耦合孔160位置，呈U型，且U型结构的底部与耦合孔160的方向垂直，金属槽线131构成半波长缺陷环谐振器，半波长缺陷环谐振器的尺寸决定其等效电容和等效电感，进而可以决定该滤波电路通带外高频处的抑制度。

[0067] 在实际操作中，可以通过调整金属槽线131的长度和宽度，在通带外高频处产生一个传输零点，提高带外抑制度的同时还可以调节带外抑制度的程度。作为一种示例，金属槽线131的长为2.2毫米，宽为20微米，可以在通带外30.5GHz处产生一个传输零点。

[0068] 参考图3所示为示例性的滤波电路的选频示意图，图3(a)为理想状态下的滤波效果，即频率在a-b的范围内的信号完全通过，在其他频率范围内信号完全不通过，图3(b)为实际状态下的滤波效果，即频率在a-b的范围内的信号完全通过，在c-a以及b-d的范围内的信号部分通过，频率小于c以及大于d的范围内的信号完全不通过。

[0069] 参考图3(c)所示为调整带外抑制度后的滤波效果，通过在下层金属层130形成的金属槽线131，可以在b-d的范围内的e点形成一个传输零点，减少了频率在b-d的范围内的通过率，提高了带外抑制度。

[0070] 在以上形成的滤波电路中，可能因为电镀工艺造成的误差，导致第一输入输出端口121、第二输入输出端口123、金属槽线131、第一缺陷耦合片122和第二缺陷耦合片124的规格和理论值有所差别，这样会相应的影响滤波电路的性能，此外，还可能存在临时调整滤波电路的带外抑制度的情况。举例来说，若金属槽线131的形成存在误差，将导致金属槽线131的等效电容和等效电感存在误差，进而滤波电路在通带外高频处的抑制度受到影响，例如抑制的频率受到影响，或者带外抑制度收到影响；若缺陷耦合片的形成存在误差，将导致缺陷耦合片的等效电容和等效电感存在误差，进而使输入输出端口和谐振单元的耦合受到影响，引起滤波电路的输入输出阻抗失配，导致滤波电路产生不必要的损耗。

[0071] 在本申请实施例中，可以在金属槽线131上绑钉第一金属绑线132，通过第一金属绑线132在金属槽线131上的位置和数量不同，可以改变金属槽线131的等效电容和等效电感，从而影响金属槽线131在高频处产生的传输零点的位置。其中，第一金属绑线132的材质可以与下层金属层130相同，也可以与下层金属层130不同，例如可以是金。

[0072] 在金属槽线131上绑钉第一金属绑线132，具体实施时，可以将第一金属绑线132的一端与金属槽线131一边的上层金属层120连接，将第一金属绑线132的另一端与金属槽线131另一边的上层金属层120连接。通常来说，第一金属绑线132的绑钉方向与该位置上的金属槽线131垂直，在实际情况中也可以形成一定的倾角。第一金属绑线132的长度略长于金属槽线131的沟槽宽度，绑钉在金属槽线131上的第一金属绑线132可以是平直状，也可以是有一定冗余的凸起状，在此不做限定。

[0073] 参考图4所示为在金属槽线131上绑钉第一金属绑线132的示意图，第一金属绑线132可以绑钉在金属槽线131的左边沟槽上的位置A上，也可以绑钉在金属槽线131的右边沟槽的位置B上，还可以同时绑钉在金属槽线131的位置A和位置B上。由于下层金属层130的结构是左右对称的，在位置A处和位置B处的第一金属绑线132作用相同，同时在位置A处和位置B处绑钉第一金属绑线132可以使效果加倍。

[0074] 第一金属绑线132在金属槽线131上绑钉的位置和数量可以根据实际情况而定，参考图4所示，可以分别在金属槽线131的左边沟槽的位置A和位置B上绑钉2个第一金属绑线132，也可以在金属槽线131的左边沟槽的位置C和右边沟槽的位置D上绑钉第一金属绑线
132。

[0075] 具体的，第一金属绑线132在金属槽线131上的绑钉位置可以根据带外传输零点的位置和带外抑制程度而定，举例来说，向上移动第一金属绑线132，会导致高频右侧带外传输零点向低频方向移动，即向左移动。

[0076] 参考图5所示，为本申请实施例提供的第一金属绑线132的不同绑钉位置对带外传输零点的示意图，具有三角形标志的曲线表示将第一金属绑线132同时绑钉在金属槽线131的位置A和位置B上时对应的输出信号示意图，其带外传输零点在30.5GHz处；将第一金属绑线132向上移动0.1毫米(mm)，得到具有圆形标志的曲线，其带外传输零点在30GHz处；将第一金属绑线132向上移动0.2毫米，得到方形标志的曲线，其带外传输零点在29GHz处。

[0077] 在本申请实施例中，可以在缺陷耦合片上绑钉第二金属绑线125，通过控制第二金属绑线125在缺陷耦合片上绑钉的位置和数据不同，可以改变缺陷耦合片的等效电容和等效电感，从而影响输入输出端口和谐振单元的耦合强度，进而影响滤波电路的耦合适配损耗。其中，第二金属绑线125的材质可以与上层金属层120相同，也可以与上层金属层120不同，例如可以是金。

[0078] 在缺陷耦合片上绑钉第二金属绑线125，具体实施时，可以将第二金属绑线125的一端与缺陷耦合片一边的上层金属层120连接，将第二金属绑线125的另一端与缺陷耦合片另一边的上层金属层120连接。通常来说，第二金属绑线125的绑钉方向与该位置上的缺陷耦合片的沟槽方向垂直，在实际情况中也可以形成一定的倾角。第二金属绑线125的长度略长于缺陷耦合片的沟槽宽度，绑钉在缺陷耦合片上的第二金属绑线125可以是平直状，也可以是有一定冗余的凸起状，在此不做限定。

[0079] 参考图6所示为在缺陷耦合片上绑钉第二金属绑线125的示意图，可以将第二金属绑线125绑钉在第一缺陷耦合片122的下方沟槽的位置E和第二缺陷耦合片124的下方沟槽的位置F处，也可以将第二金属绑线125绑钉在第一缺陷耦合片122的上方沟槽的位置G和第二缺陷耦合片124的上方沟槽的位置H处。由于上层金属层120上的结构是对称的，在位置E处和位置G处的第二金属绑线125作用相同，在位置F处和位置H处的第二金属绑线125的作用相同，同时在位置E处和位置G处，或位置F处和位置H处绑钉第二金属绑线125可以使效果加倍。

[0080] 第二金属绑线125在缺陷耦合片上绑钉的位置和数据可以根据实际情况而定，一般来说，可以根据滤波电路的耦合适配损耗而定，例如可以在位置D和/或位置E处上下移动，调整滤波电路的耦合适配损耗。

[0081] 可以理解的是，在金属槽线131上绑钉第一金属绑线132，在缺陷耦合片上绑钉第二金属绑线125，是为了修正电镀工艺误差对器件性能的影响，或者满足调整金属槽线131的参数的需求，在实际操作时，第一金属绑线132和第二金属绑线125可以同时存在，也可以不同时存在。

[0082] 本领域技术人员应当知晓，以上的示例性的尺寸不应该作为对本申请的限定，本领域技术人员可以根据实际需要调整各个参数，例如调整谐振单元的尺寸以得到不同的谐振频率，调整金属槽线131的长度以得到不同的带外抑制度，调整耦合孔160和缺陷耦合片的尺寸以得到不同的带宽和差损，调整上层金属层120和下层金属层130的厚度以得到不同的电阻率等。

[0083] 本申请实施例中，通过在下层金属层形成金属槽线，从而使滤波电路具有优良的带外抑制度，在金属槽线上绑钉第一金属绑线，可以微调金属槽线对应的传输零点的位置或修正调整金属槽线的加工误差参数，从而可以调谐进一步提高滤波电路的带外抑制度；通过缺陷耦合片可以使输入输出端口与谐振单元有较好的耦合度，在缺陷耦合片上绑钉第二金属绑线可以修正缺陷耦合片的加工误差，从而提高输入输出端口与谐振单元的耦合度，降低滤波电路的插入损耗。

[0084] 基于以上滤波电路，本申请实施例还提供了一种滤波电路的形成方法，参考图7所示为本申请实施例提供的一种滤波电路的形成方法的流程图，该方法包括以下步骤：

[0085] S101，形成叠层结构。

[0086] 叠层结构包括衬底、位于衬底第一面的上层金属层和位于衬底第二面的下层金属层。

[0087] 衬底可以是硅衬底、锗衬底、硅锗衬底，也可以是其它半导体衬底。

[0088] 在衬底上可以通过电镀形成上层金属层和下层金属层，也可以是通过其他沉积方式形成，具体的，其材料可以是金或者金合金等金属材料。上层金属层和下层金属层的材料可以相同，也可以不同；上层金属层和下层金属层的厚度可以一致，也可以不一致。

[0089] 在上层金属层上形成有第一输入输出端口，第一输入输出端口可以与外部系统连接，可以用于输入待滤波信号，也可以输出经过滤波的目标信号。第一输入输出端口可以是贯穿上层金属层的平行的直线型沟槽，例如可以是CPW共面波导传输线。

[0090] 第一谐振单元和第一输入输出端口可以通过形成于上层金属层上的第一缺陷耦合片耦合。

[0091] 在上层金属层上形成有第二输入输出端口，第二输入输出端口与第一输入输出端口对应，可以理解的是，二者的功能相对，共同作为滤波电路的输出输入端口。通常情况下，第二输入输出端口的参数与第一输入输出端口相同。

[0092] 第二输入输出端口与第一谐振单元可以通过形成于上层金属层上的第二缺陷耦合片耦合。

[0093] 在下层金属层上形成有金属槽线，其中，金属槽线位于所述第一谐振单元和所述第二谐振单元耦合处，具体的，金属槽线可以呈U型或C型。

[0094] S102，在叠层结构上形成第一谐振单元和第二谐振单元。

[0095] 第一谐振单元包括贯穿所述叠层结构的第一通孔阵列，第一通孔阵列可以通过微机电干法刻蚀技术对叠层结构进行刻蚀得到刻蚀孔，再通过溅射、电镀等工艺在刻蚀孔的内壁沉积金属材料形成，例如可以在刻蚀孔的内壁沉积金材料。第一通孔阵列可以包括多个通孔，通孔的半径可以相同，也可以不同，可以是均匀分布，也可以是不均匀分布。

[0096] 在叠层结构上形成有第二谐振单元，第二谐振单元包括贯穿叠层结构的第二通孔阵列，第二通孔阵列的构造与第一通孔阵列的构造可以相同，也可以不同。在叠层结构上形成第二通孔阵列的过程可以参考形成第一通孔阵列的过程，在此不做赘述。

[0097] 第一谐振单元和第二谐振单元耦合，可以通过耦合孔实现。耦合孔可以通过摘除第一通孔阵列和第二通孔阵列中的通孔形成。

[0098] 在以上形成的滤波电路中，可能因为电镀工艺造成的误差，导致第一输入输出端口、第二输入输出端口、金属槽线、第一缺陷耦合片和第二缺陷耦合片的规格和理论值有所差别，这样会相应的影响滤波电路的性能，此外，还可能存在临时调整滤波电路的带外抑制度的情况。举例来说，若金属槽线的形成存在误差，将导致金属槽线的等效电容和等效电感存在误差，进而滤波电路在通带外高频处的抑制度受到影响，例如抑制的频率受到影响，或者带外抑制度收到影响；若缺陷耦合片的形成存在误差，将导致缺陷耦合片的等效电容和等效电感存在误差，进而使输入输出端口和谐振单元的耦合受到影响，引起滤波电路的输入输出阻抗失配，导致滤波电路产生不必要的损耗。因此，在本申请实施例中，可以执行S103和/或S104。

[0099] S103，在金属槽线上绑钉第一金属绑线。

[0100] 在本申请实施例中，通过第一金属绑线在金属槽线上的位置和数量不同，可以改变金属槽线的等效电容和等效电感，从而影响金属槽线在高频处产生的传输零点的位置。其中，第一金属绑线的材质可以与下层金属层相同，也可以与下层金属层不同，例如可以是金。

[0101] 在金属槽线上绑钉第一金属绑线，具体实施时，可以将第一金属绑线的一端与金属槽线一边的上层金属层连接，将第一金属绑线的另一端与金属槽线另一边的上层金属层连接。通常来说，第一金属绑线的绑钉方向与该位置上的金属槽线垂直，在实际情况中也可以形成一定的倾角。第一金属绑线的长度略长于金属槽线的沟槽宽度，绑钉在金属槽线上的第一金属绑线可以是平直状，也可以是有一定冗余的凸起状，在此不做限定。

[0102] 具体的，第一金属绑线在金属槽线上的绑钉位置可以根据带外传输零点的位置和带外抑制程度而定。

[0103] S104，在第一缺陷耦合片和/或第二缺陷耦合片上绑钉第二金属绑线。

[0104] 在本申请实施例中，通过控制第二金属绑线在缺陷耦合片上绑钉的位置和数据不同，可以改变缺陷耦合片的等效电容和等效电感，从而影响输入输出端口和谐振单元的耦合强度，进而影响滤波电路的耦合适配损耗。其中，第二金属绑线的材质可以与上层金属层相同，也可以与上层金属层不同，例如可以是金。

[0105] 在缺陷耦合片上绑钉第二金属绑线，具体实施时，可以将第二金属绑线的一端与缺陷耦合片一边的上层金属层连接，将第二金属绑线的另一端与缺陷耦合片另一边的上层金属层连接。通常来说，第二金属绑线的绑钉方向与该位置上的缺陷耦合片的沟槽方向垂直，在实际情况中也可以形成一定的倾角。第二金属绑线的长度略长于缺陷耦合片的沟槽宽度，绑钉在缺陷耦合片上的第二金属绑线可以是平直状，也可以是有一定冗余的凸起状，在此不做限定。

[0106] 第二金属绑线在缺陷耦合片上绑钉的位置和数据可以根据实际情况而定，一般来说，可以根据滤波电路的耦合适配损耗而定，调整滤波电路的耦合适配损耗。

[0107] 可以理解的是，在金属槽线上绑钉第一金属绑线，在缺陷耦合片上绑钉第二金属绑线，是为了修正电镀工艺误差对器件性能的影响，或者满足调整金属槽线131的参数的需求，在实际操作时，第一金属绑线和第二金属绑线可以同时存在，也可以不同时存在。

[0108] 本申请实施例中，通过在下层金属层形成金属槽线，从而使滤波电路具有优良的带外抑制度，在金属槽线上绑钉第一金属绑线可以调整金属槽线的参数，从而可以提高滤波电路的带外抑制度；通过缺陷耦合片可以使输入输出端口与谐振单元有较好的耦合度，在缺陷耦合片上绑钉第二金属绑线可以修正缺陷耦合片的加工误差，从而提高输入输出端口与谐振单元的耦合度，降低滤波电路的插入损耗。

[0109] 本申请实施例中提到的“第一……”、“第一……”等名称中的“第一”只是用来做名字标识，并不代表顺序上的第一。该规则同样适用于“第二”等。

[0110] 通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如只读存储器(英文：read-only memory，ROM)/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备)执行本申请各个实施例或者实施例的某些部分所述的方法。

[0111] 本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例和设备实施例而言，由于其基本相似于系统实施例，所以描述得比较简单，相关之处参见系统实施例的部分说明即可。以上所描述的设备及系统实施例仅仅是示意性的，其中作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

[0112] 以上所述仅是本申请的优选实施方式，并非用于限定本申请的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。