一种半导体器件的制造方法

摘要

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽；由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性；向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。

权利要求

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽，所述沟槽为∑状沟槽；

由表征所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性，其中，所述纵向参数为所述沟槽的深度，所述横向参数为所述∑状沟槽的尖端与栅电极层的边缘的水平距离；

向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。

2.根据权利要求1所述的制造方法，其特征在于，所述拟合采用的方法为多元线性拟合。

3.根据权利要求1所述的制造方法，其特征在于，所述新的参数与所述半导体器件的ISAT呈正相关，当所述新的参数增加时，控制所述应力层的过填充的高度增加；当所述新的参数减小时，控制所述应力层的过填充的高度减小。

4.根据权利要求3所述的制造方法，其特征在于，所述新的参数对于所述半导体器件的ISAT的斜率为1，所述新的参数每变化一定数值，就控制所述应力层的过填充的高度变化相同数值。

5.根据权利要求1所述的制造方法，其特征在于，所述沟槽形成于所述半导体衬底的PMOS区域中，所述应力层为SiGe层。

6.根据权利要求1所述的制造方法，其特征在于，采用APC技术实现所述控制。

7.根据权利要求1或6所述的制造方法，其特征在于，所述应力层的形成方法为沉积工艺。

8.根据权利要求7所述的制造方法，其特征在于，通过控制所述沉积的时间来控制所述过填充的高度。

说明书

一种半导体器件的制造方法

技术领域

[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

[0002] 在半导体工艺制程的节点达到28nm及以下时，氮氧化硅或氧化硅介质层/多晶硅栅结构的晶圆间差距达到3.5％，这严重限制了收益窗口(yield window),线上的控制也比较困难。

[0003] 嵌入式锗硅源漏技术(embedded SiGe，eSiGe)是一种用来提高PMOS性能的应变硅技术。其原理是通过在衬底上刻蚀出凹槽作为源漏区，在凹槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。

[0004] SiGe轮廓对PMOS的一致性有重要的影响。其中，SiGe轮廓的沟槽深度，尖端接近度以及过填充高度都与PMOS的一致性(uniformity)有很强的相关性。然而，现有的形成SiGe的方法已不能满足器件一致性的需求。

[0005] 因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

[0006] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0007] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

[0008] 提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽；

[0009] 由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性；

[0010] 向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。

[0011] 示例性地，所述沟槽为∑状沟槽。

[0012] 示例性地，所述纵向参数为所述沟槽的深度，所述横向参数为所述沟槽的尖端接近度。

[0013] 示例性地，所述拟合采用的方法为多元线性拟合。

[0014] 示例性地，所述新的参数与所述半导体器件的ISAT呈正相关，当所述新的参数增加时，控制所述应力层的过填充的高度增加；当所述新的参数减小时，控制所述应力层的过填充的高度减小。

[0015] 示例性地，所述新的参数对于所述半导体器件的ISAT的斜率为1，所述新的参数每变化一定数值，就控制所述应力层的过填充的高度变化相同数值。

[0016] 示例性地，所述沟槽形成于所述半导体衬底的PMOS区域中，所述应力层为SiGe层。

[0017] 示例性地，采用APC技术实现所述控制。

[0018] 示例性地，其特征在于，所述应力层的形成方法为沉积工艺。

[0019] 示例性地，通过控制所述沉积的时间来控制所述过填充的高度。

[0020] 本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。

附图说明

[0021] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0022] 附图中：

[0023] 图1示出了包括SiGe层的半导体器件的示意性剖面图。

[0024] 图2A示出了SiGe层的过填充高度与沟槽深度的相关性的示意图。

[0025] 图2B示出了PMOS器件的ISAT与沟槽尖端接近度的相关性的示意图。

[0026] 图3示出了本发明一实施例提供的半导体器件的制造方法的工艺流程图。

[0027] 图4示出了采用现有方法制备的PMOS器件的ISAT分别与沟槽深度、尖端接近度、新的参数以及过填充高度的相关性的示意图。

[0028] 图5A-图5C示出了根据本发明一实施例的PMOS器件的ISAT分别与沟槽深度、尖端接近度以及过填充高度的相关性的示意图。

具体实施方式

[0029] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0030] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0031] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

[0032] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0033] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0034] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

[0035] 为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0036] 嵌入式锗硅源漏技术(embedded SiGe，eSiGe)是一种用来提高PMOS性能的应变硅技术。如图1所示，嵌入式锗硅源漏技术通过在半导体衬底100中位于栅极结构101之间的源漏区形成SiGe层102，利用SiGe层102对沟道产生压应力，从而提高了沟道中的空穴迁移率。SiGe层102的轮廓对PMOS的一致性(uniformity)有重要的影响，所述轮廓的沟槽深度，尖端接近度以及过填充高度(即SiGe层的上表面高于半导体衬底表面的高度)都与PMOS的一致性有很强的相关性。

[0037] 为了减小PMOS的晶圆间差距(wafer to wafer variation)，通常引入先进控制(Advanced Process Control，APC)技术来控制PMOS的形成，即根据SiGe层的轮廓和PMOS性能的关系用前馈的方式自动调节工艺参数，保持器件的稳定。目前形成SiGe层的APC方法是基于过填充高度和沟槽深度存在负相关，用刻蚀工序形成的沟槽的深度前馈给沉积工序，通过控制沉积工序的参数来使过填充高度保持一致。如图2所示，这样可以减小过填充高度对于沟槽深度的敏感度，提高过填充高度的一致性。但这种做法存在下述问题：

[0038] 1、该方法仅保证了过填充高度的一致性，但未考虑SiGe轮廓和器件性能之间的关系。

[0039] 2、只补偿了SiGe轮廓纵向参数(沟槽深度)的波动，没有补偿其横向参数(尖端接近度)的波动。由图3可以看出，在使用这种APC方法形成SiGe层之后，PMOS的ISAT(饱和漏电流)与尖端接近度依然有很强的负相关性。

[0040] 针对上述问题，本发明提供一种半导体器件的制造方法，包括：

[0041] 提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽；由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性；向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。

[0042] 所述沟槽为∑状沟槽。

[0043] 所述纵向参数为所述沟槽的深度，所述横向参数为所述沟槽的尖端接近度。

[0044] 所述拟合采用的方法为多元线性拟合。

[0045] 所述新的参数与所述半导体器件的ISAT呈正相关，当所述新的参数增加时，控制所述应力层的过填充的高度增加；当所述新的参数减小时，控制所述应力层的过填充的高度减小。

[0046] 所述新的参数对于所述半导体器件的ISAT的斜率为1，所述新的参数每变化一定数值，就控制所述应力层的过填充的高度变化相同数值。

[0047] 所述沟槽形成于所述半导体衬底的PMOS区域中，所述应力层为SiGe层。

[0048] 采用APC技术实现所述控制。

[0049] 其特征在于，所述应力层的形成方法为沉积工艺。

[0050] 通过控制所述沉积的时间来控制所述过填充的高度。

[0051] 本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。

[0052] 为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例]

[0053] 下面将参照图3至图5C，对本发明一实施方式的半导体器件的制造方法做详细描述。

[0054] 首先，执行步骤301，提供半导体衬底，所述半导体衬底的源漏区形成有沟槽。在本实施例中，所述沟槽形成于所述半导体衬底的PMOS区域中，所述沟槽用于形成PMOS器件的SiGe应力层。

[0055] 其中，半导体衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，半导体衬底的构成材料选用单晶硅。在半导体衬底中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中，隔离结构为浅沟槽隔离结构，其将半导体衬底分为NMOS区和PMOS区。

[0056] 在半导体衬底上形成有栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层、覆盖层和栅电极层。所述栅极介电层包括高k介电层，其k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。栅电极层的材料包括多晶硅或金属。

[0057] 此外，作为示例，在栅极结构的两侧形成有侧壁结构。在一个实施例中，侧壁结构至少包括氧化物层和氮化物层。

[0058] 在PMOS区域的栅极结构两侧的半导体衬底的源漏区中形成有用于形成SiGe层的沟槽。具体地，可采用先干法刻蚀再湿法刻蚀的工艺在伪栅极结构两侧的PMOS区域中形成∑状沟槽。所述先干法刻蚀再湿法刻蚀的工艺的具体步骤如下：先采用干法刻蚀工艺纵向刻蚀伪栅极结构两侧的PMOS区的半导体衬底以形成沟槽；再采用各向同性的干法刻蚀工艺继续刻蚀所述沟槽，在所述沟槽的下方形成椭圆形沟槽，即形成碗状沟槽；最后采用湿法刻蚀工艺扩展刻蚀所述碗状沟槽，以形成所述∑状沟槽。

[0059] 接着，执行步骤302，由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性。

[0060] 具体地，在本实施例中，所述沟槽为∑状沟槽，所述沟槽的纵向参数为其沟槽深度，所述沟槽的横向参数为其尖端接近度，即所述∑状沟槽的尖端与栅电极层的边缘的水平距离。已知所述沟槽深度和所述尖端接近度均与半导体器件的ISAT之间具有相关性。因此，由上述两个参数拟合所得的新的参数也与半导体器件的ISAT之间具有相关性，即所述新的参数包含了应力层轮廓的二维的信息以及与半导体器件的ISAT的关系的信息。具体地，如图4所示，已测得现有的28nm芯片中PMOS器件的ISAT对于SiGe沟槽的纵向参数(沟槽深度)呈正相关，斜率为1.38(如图4的右上侧图所示)；对横向参数(尖端接近度)呈负相关，斜率为-9.89(如图4的左上侧图所示)。采用多元线性拟合方法，由这两个参数拟合出一个新的参数，其对PMOS器件的ISAT的斜率为1(如图4的左下侧图所示)。

[0061] 接着，执行步骤303，向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。所述过填充高度即SiGe层的上表面高于半导体衬底表面的高度。

[0062] 具体地，采用APC技术，通过控制所述沉积的工艺参数来实现所述控制。其中，所述过填充的高度为SiGe层高于半导体衬底表面的高度。由于PMOS器件的ISAT对于过填充的高度负相关(如图4的右下侧图所示)，而对于所述新的参数正相关，因此，当所述新的参数增加时，通过调节所述SiGe层的沉积使所述过填充的高度增加；当所述新的参数减小时，通过调节所述SiGe层的沉积使所述过填充的高度减小。由此，对于沟槽纵向的波动和横向的变化均进行了补偿。

[0063] 在一个实施例中，所述新的参数对PMOS器件的ISAT的斜率为1，而过填充高度对PMOS器件的ISAT的斜率为-1(如图4的右下侧图所示)，因此，所述新的参数每变化一定数值，就通过调节所述SiGe层的沉积使所述过填充的高度变化相同数值。例如当所述新的参数每变化1埃，就要通过调节沉积工艺，使过填充高度变化1埃。作为示例，所述沉积的工艺包括低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)等。

[0064] 如图5A-5C所示，由于所述新的参数包含了SiGe轮廓的二维的信息以及和PMOS器件的ISAT的关系的信息，因此PMOS器件的ISAT对于SiGe轮廓的沟槽深度、尖端接近度和过填充这三个参数的敏感度都降低了，在图中表示为斜率的降低。由此证明通过上述方法降低SiGe层的轮廓对PMOS一致性的影响是可行的。

[0065] 至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例的半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。

[0066] 本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。

[0067] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。