本发明公开一种基于塞贝克效应的高速控制芯片热电回收结构，包括晶圆，该晶圆上印刷有电路层，所述电路层包括电源管理单元、a个处理内核，该电源管理单元为每个处理内核供电，所述电路层上方印刷有一层热电回收层，该热电回收层包括b个热电转换单元，b≥a，所述热电转换单元与所述电路层中热源的位置相对应，所述热源为所述电路层中发热的模块，包括所述处理内核；所述晶圆上留有热电输出引脚VREG‑OUT+、VREG‑OUT‑，任意二个所述热电转换单元之间串联/并联连接，并最终接入所述热电输出引脚VREG‑OUT+、VREG‑OUT‑。有益效果：在芯片上直接将热能转化为电能重新回收利用，一方面将能源循环利用，另一方面也能降温，减轻高温对元器件的影响。
1.一种基于塞贝克效应的高速控制芯片热电回收结构，包括晶圆(1)，该晶圆(1)上印刷有电路层(11)，所述电路层(11)包括电源管理单元(3)、a个处理内核(2)，该电源管理单元(3)为每个处理内核(2)供电，特征在于：所述电路层(11)上方印刷有一层热电回收层(12)，该热电回收层(12)包括b个热电转换单元(4)，b≥a，所述热电转换单元(4)与所述电路层(11)中热源(13)的位置相对应，所述热源(13)为所述电路层(11)中发热的模块，包括所述处理内核(2)；
所述晶圆(1)上留有热电输出引脚VREG-OUT+、VREG-OUT-，任意二个所述热电转换单元(4)之间串联/并联连接，并最终接入所述热电输出引脚VREG-OUT+、VREG-OUT-；
所述热电转换单元(4)包括c个PN单元(41)，每个PN单元(41)由一个具有塞贝克系数的P型半导体(41a)与一个具有塞贝克系数的N型半导体(41b)连接组成，其PN结点(41c)位于热源(13)中心的正上方，任意二个所述PN单元(41)之间串联/并联连接；
所述PN单元(41)的靶材为三氧化二铝，其中，P型半导体(41a)掺入金属锑，N型半导体(41b)掺入金属铋，靶材纯度为99.99％。
2.根据权利要求1所述基于塞贝克效应的高速控制芯片热电回收结构，其特征在于：所述晶圆(1)上还留有热电输入引脚VREG-IN+、VREG-IN-，其中，VREG-IN+与VREG-OUT+经远离热源(13)的走线连接，VREG-IN-与VREG-OUT-同样经远离热源(13)的走线连接；
所述晶圆(1)上留有储电引脚VREG-REF，该储电引脚VREG-REF在高速控制芯片内部与所述热电输入引脚VREG-IN+、VREG-IN-电连接，所述储电引脚VREG-REF在该高速控制芯片外部串接储电电容C后接地。
3.根据权利要求2所述基于塞贝克效应的高速控制芯片热电回收结构，其特征在于：所述电路层还包括储电转换电路，所述储电转换电路包括依次连接的升压单元、整流单元、滤波单元，其中，所述升压单元的输入端连接储电引脚VREG-REF，所述滤波单元的输出端连接所述电源管理单元(3)。
4.根据权利要求3所述基于塞贝克效应的高速控制芯片热电回收结构，其特征在于：所述滤波单元的输出端还连接有芯片电压采样单元的输入端，所述芯片电压采样单元的输出端连接芯片主控单元。
5.根据权利要求1所述基于塞贝克效应的高速控制芯片热电回收结构，其特征在于：所述热电输出引脚VREG-OUT+、VREG-OUT-外接有电能储存机构。
基于塞贝克效应的高速控制芯片热电回收结构
技术领域
[0001] 本发明涉及高速控制芯片结构技术领域，具体的说，涉及一种基于塞贝克效应的高速控制芯片热电回收结构。
背景技术
[0002] 随着科学技术的发展，终端的功能越来越多，性能越来越强大，高速控制芯片的主频越来越高，工作频率的提高一方面会造成随之带来的功耗越来越大，另一方面，运算单元在工作时，高频电流必然产生高热量，一旦散热不良，就容易烧毁芯片，且电能转化为热能被大量浪费掉。
[0003] 现有技术的缺点：高频处理器能耗高，工作时的电能会产生热量被浪费掉，且温度过高易损坏器件。
发明内容
[0004] 针对上述缺陷，本发明提出了一种基于塞贝克效应的高速控制芯片热电回收结构，在芯片上直接将热能转化为电能重新回收利用，一方面将能源循环利用，另一方面也能降温，减轻高温对元器件的影响。
[0005] 为达到上述目的，本发明采用的具体技术方案如下：
[0006] 一种基于塞贝克效应的高速控制芯片热电回收结构，包括晶圆，该晶圆上印刷有电路层，所述电路层包括电源管理单元、a个处理内核，该电源管理单元为每个处理内核供电，所述电路层上方印刷有一层热电回收层，该热电回收层包括b个热电转换单元，b≥a，所述热电转换单元与所述电路层中热源的位置相对应，所述热源为所述电路层中发热的模块，包括所述处理内核；
[0007] 所述晶圆上留有热电输出引脚VREG-OUT+、VREG-OUT-，任意二个所述热电转换单元之间串联/并联连接，并最终接入所述热电输出引脚VREG-OUT+、VREG-OUT-，所述热电输出引脚VREG-OUT+、VREG-OUT-一般由热电回收层引出。
[0008] 高速控制芯片通常有多个处理内核，还有芯片主控单元、电源管理单元，这些部分往往是芯片温度最高的区域，通过上述设计，在这些区域的上方对应设置热电转换单元，将温差通过塞贝克效应转换为电势差，从而形成热能对电能的转换，就能将芯片产生的热量源源不断地回收起来，通过热电输出引脚接到电能处理的机构，一是能够回收被浪费掉的一部分能量，二是能吸收热量起到一定降温作用，保护芯片不被烧毁。
[0009] b个热电转换单元可以依次串联并将阳极连接VREG-OUT+，阴极连接VREG-OUT-；也可相互之间并联，同样阳极连接VREG-OUT+，阴极连接VREG-OUT-；还可以多个热电转换单元串联，形成串联单元组，再由这些串联单元组并联，或者多个热电转换换单元并联，形成并联单元组，再串联起所有并联单元组，最终连接热电输出引脚VREG-OUT+、VREG-OUT-，其连接方式需根据具体热电转换效率设计。
[0010] 进一步设计，所述热电转换单元包括c个PN单元，每个PN单元由一个具有塞贝克系数的P型半导体与一个具有塞贝克系数的N型半导体连接组成，其PN结点位于热源中心的正上方，任意二个所述PN单元之间串联/并联连接。
[0011] 由于两种不同半导体的温度差异而引起两种物质间的电势差，从而形成热电流，则每个PN单元都能产生2个端点的电势差。
[0012] 更进一步设计，所述PN单元的靶材为三氧化二铝，其中，P型半导体掺入金属锑，N型半导体掺入金属铋，靶材纯度为99.99％。
[0013] 转化的电能可以直接外部存储起来，也能转化为芯片能用的电力，若直接转化为芯片能用的电能，设计如下：
[0014] 所述晶圆上还留有热电输入引脚VREG-IN+、VREG-IN-，其中，VREG-IN+与VREG-OUT+经远离热源的走线连接，VREG-IN-与VREG-OUT-同样经远离热源的走线连接；
[0015] 所述晶圆上留有储电引脚VREG-REF，该储电引脚VREG-REF在高速控制芯片内部与所述热电输入引脚VREG-IN+、VREG-IN-电连接，所述储电引脚VREG-REF在该高速控制芯片外部串接储电电容C后接地。
[0016] 上述热电输入引脚VREG-IN+、VREG-IN-和储电引脚VREG-REF通常由电路层引出，并在电路层中实现电连接。
[0017] 进一步设计，所述电路层还包括储电转换电路，所述储电转换电路包括依次连接的升压单元、整流单元、滤波单元，其中，所述升压单元的输入端连接储电引脚VREG-REF，所述滤波单元的输出端连接所述电源管理单元。
[0018] 所述滤波单元的输出端还连接有芯片电压采样单元的输入端，所述芯片电压采样单元的输出端连接芯片主控单元。
[0019] 滤波单元输出的电压为VREG-BACKUP电压，此电压除了送给电源管理单元之外，还通过芯片电压采样单元送给芯片主控单元，芯片主控单元能够实时知道这电压的供电能力，从而去控制电源管理单元提供对应电压给各元件。
[0020] 若将电能外部存储，则所述热电输出引脚VREG-OUT+、VREG-OUT-外接有电能储存机构。
[0021] 本发明的有益效果：在芯片上直接将热能转化为电能重新回收利用，一方面将能源循环利用，另一方面也能降温，减轻高温对元器件的影响。
附图说明
[0022] 图1是电路层的布局结构图；
[0023] 图2是热源的分布示意图；
[0024] 图3是实施例一的布局结构图；
[0025] 图4是PN单元的电路连接示意图；
[0026] 图5是储电转换电路的电路示意图；
[0027] 图6是实施例二的布局结构图。
具体实施方式
[0028] 下面结合附图及具体实施例对本发明作进一步详细说明。
[0029] 一种基于塞贝克效应的高速控制芯片热电回收结构，如图1，包括晶圆1，该晶圆1上印刷有电路层11，所述电路层11包括电源管理单元3、6个处理内核2，该电源管理单元3为每个处理内核2供电，其中，晶圆1上的热源13分布如图2所示，共7个热源13，包括6个处理内核2和电源管理单元3；
[0030] 所述电路层11上方印刷有一层热电回收层12，如图3、6所示，该热电回收层12包括7个热电转换单元4，所述热电转换单元4与所述电路层11中热源13的位置相对应；
[0031] 所述晶圆1上留有热电输出引脚VREG-OUT+、VREG-OUT-，任意二个所述热电转换单元4之间串联/并联连接，并最终接入所述热电输出引脚VREG-OUT+、VREG-OUT-。
[0032] 所述热电转换单元4包括2-4个PN单元41，每个PN单元41由一个具有塞贝克系数的P型半导体41a与一个具有塞贝克系数的N型半导体41b连接组成，其PN结点41c位于热源13中心的正上方，任意二个所述PN单元41之间串联/并联连接，如图4。
[0033] 所述PN单元41的靶材优选为三氧化二铝，其中，P型半导体41a掺入金属锑，N型半导体41b掺入金属铋，靶材纯度为99.99％。
[0034] 实施例一如图3所示，所述晶圆1上还留有热电输入引脚VREG-IN+、VREG-IN-，其中，VREG-IN+与VREG-OUT+经远离热源13的走线连接，VREG-IN-与VREG-OUT-同样经远离热源13的走线连接，本实施例所采用的走线方式为载有该芯片的PCB板上的走线，其必然远离芯片内部的热源13；
[0035] 所述晶圆1上留有储电引脚VREG-REF，该储电引脚VREG-REF在高速控制芯片内部与所述热电输入引脚VREG-IN+、VREG-IN-电连接，所述储电引脚VREG-REF在该高速控制芯片外部串接储电电容C后接地。
[0036] 如图5所示，所述电路层还包括储电转换电路，所述储电转换电路包括依次连接的升压单元、整流单元、滤波单元，其中，所述升压单元的输入端连接储电引脚VREG-REF，所述滤波单元的输出端连接所述电源管理单元3。
[0037] 所述滤波单元的输出端还连接有芯片电压采样单元的输入端，所述芯片电压采样单元的输出端连接芯片主控单元。
[0038] 实施例二如图6所示，所述热电输出引脚VREG-OUT+、VREG-OUT-外接有电能储存机构。
