一种高速高共模噪声抗扰的电平位移电路

摘要

一种高速高共模噪声抗扰的电平位移电路，属于集成电路技术领域。本发明用于将低电源轨的输入信号转换为高电源轨的输出信号，包括高速电流镜模块、锁存模块和辅助模块，高速电流镜模块用于将输入信号传输到其两个输出节点，提高了其两个输出节点的翻转速度，从而极大的提高了电平位移电路的速度；锁存模块通过两级锁存，首先对中间节点及高速电流镜模块两个输出节点的状态进行锁存，再对电平位移电路输出节点的状态进行锁存，减小功耗损失的同时增加了电路的稳定性；为了减小电路在电源轨高速浮动时对中间和输出节点电压的影响还设置了辅助模块。本发明具有响应速度快、低功耗和高共模噪声抗扰的特点，能够适用于GAN功率器件的驱动电路。

权利要求

1.一种高速高共模噪声抗扰的电平位移电路，用于将低电源轨的输入信号转换为高电源轨的输出信号，其中低电源轨为地信号-电源信号，高电源轨为浮动地信号-高电源信号；

其特征在于，所述电平位移电路包括高速电流镜模块、锁存模块和辅助模块，所述高速电流镜模块包括第一电阻、第二电阻、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第十三PMOS管和第十四PMOS管，第三NMOS管的栅极连接所述输入信号，其漏极连接第十四PMOS管的漏极，其源极连接第一NMOS管、第二NMOS管和第四NMOS管的源极并连接地信号；

第四NMOS管的栅极连接所述输入信号的反相信号，其漏极连接第十三PMOS管的漏极；

第三PMOS管的漏极连接第十三PMOS管的源极并作为所述高速电流镜模块的第一输出端，其栅极连接第一NMOS管的漏极、第一PMOS管的栅极和漏极，其源极连接第一PMOS管、第二PMOS管、第四PMOS管的源极并连接高电源信号；

第四PMOS管的漏极连接第十四PMOS管的源极并作为所述高速电流镜模块的第二输出端，其栅极连接第二NMOS管的漏极、第二PMOS管的栅极和漏极；

第十三PMOS管和第十四PMOS管的栅极连接浮动地信号；

第一电阻接在第十三PMOS管的栅极和源极之间；第二电阻接在第四PMOS管的漏极和源极之间；

第一NMOS管的栅极连接第一脉冲信号；第二NMOS管的栅极连接第二脉冲信号；

所述输入信号上升沿来临时所述第一脉冲信号产生一个窄脉冲，所述输入信号的下降沿来临时所述第二脉冲信号产生一个窄脉冲；

所述辅助模块包括第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管，第九NMOS管的栅极和源极连接地信号，其漏极连接第十一PMOS管的栅极、第九PMOS管的栅极和漏极；

第十NMOS管的栅极和源极连接地信号，其漏极连接第十PMOS管的栅极、第十二PMOS管的栅极和漏极；

第十二NMOS管的漏极连接所述高速电流镜模块的第一输出端，其栅极连接第十一PMOS管的漏极、第十一NMOS管的栅极和漏极，其源极连接第十一NMOS管的源极并连接浮动地信号；

第十三NMOS管的漏极连接所述高速电流镜模块的第二输出端，其栅极连接第十PMOS管的漏极、第十四NMOS管的栅极和漏极，其源极连接第十四NMOS管的源极并连接浮动地信号；

第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管的源极连接高电源信号；

所述锁存模块包括第一级锁存单元和第二级锁存单元，所述第一级锁存单元用于将所述高速电流镜模块的第一输出端和第二输出端分别稳定在浮动地信号和高电源信号；

所述第二级锁存单元包括第五PMOS管、第六PMOS管和锁存结构，第五PMOS管的栅极连接所述高速电流镜模块的第一输出端，其源极连接第六PMOS管的源极并连接高电源信号；

第六PMOS管的栅极连接高速电流镜模块的第二输出端，其漏极输出所述电平位移电路的输出信号，所述锁存结构用于锁存第五PMOS管和第六PMOS管的漏极电平。

2.根据权利要求1所述的高速高共模噪声抗扰的电平位移电路，其特征在于，所述第一级锁存单元包括第七NMOS管、第八NMOS管、第七PMOS管和第八PMOS管，第七PMOS管的漏极连接第七NMOS管的漏极、第八NMOS管和第八PMOS管的栅极并连接所述高速电流镜模块的第一输出端，其源极连接第八PMOS管的源极和高电源信号，其栅极连接第七NMOS管的栅极、第八NMOS管的漏极、第八PMOS管的漏极和所述高速电流镜模块的第二输出端；

第七NMOS管和第八NMOS管的源极连接浮动地信号。

3.根据权利要求1或2所述的高速高共模噪声抗扰的电平位移电路，其特征在于，所述第二级锁存单元中的锁存结构包括第五NMOS管和第六NMOS管，第五NMOS管的漏极连接第六NMOS管的栅极和第五PMOS管的漏极，其栅极连接第六NMOS管的漏极和第六PMOS管的漏极，其源极连接第六NMOS管的源极和浮动地信号。

说明书

一种高速高共模噪声抗扰的电平位移电路

技术领域

[0001] 本发明属于集成电路技术领域，具体涉及一种高速高共模噪声抗扰的电平位移电路，能够应用于GAN功率器件的驱动电路。

背景技术

[0002] 随着集成电路的日益发展，芯片的集成度越来越高，一方面供电电压不同的功能模块需要集成在一起，另一方面需要实现不同供电电压模块之间的信号传输。因此能够实现信号在不同供电电源模块之间切换的电平位移电路在开关电源、电机驱动、PDP显示等方面中得到了广泛的应用。

[0003] 随着新一代的功率器件GAN应用的不断发展，功率器件的开关频率有了很高的提升，功率器件的能量损耗也得到了显著的减少。电平位移电路作为连接控制电路和输出驱动级的关键电路，发展的趋势必将是：快速响应、低功耗和高共模噪声抗扰。

[0004] 如图1所示，GAN驱动在半桥应用中由于需要驱动高速高功率密度的GAN器件，所以需要高速浮动电平位移电路将低电源轨(地信号VSS-电源信号VDD)的信号传输到高电源轨(浮动地信号SW-高电源信号VDDH)，浮动地信号SW为开关节点处信号。同时由于SW节点随着GAN高速的开关动作需要以很快的速度浮动，所以电平位移电路需要具有很高的共模噪声抗扰能力。目前已经报道的电平位移电路，在功耗、共模噪声抗扰、速度、电路成本等方面还不能做到很好的折衷，因此如何设计出一个满足快速、低功耗和高共模噪声抗扰的电平位移电路对于优化GAN驱动有着至关重要的作用。

发明内容

[0005] 针对电平位移电路在响应速度、功耗和共模噪声抗扰等方面的要求，本发明提出了一种电平位移电路，具有快速响应能力、低功耗和高共模抗扰的特点，能够应用于GAN功率器件的驱动电路。

[0006] 本发明解决上述技术问题所采用的技术方案是：

[0007] 一种高速高共模噪声抗扰的电平位移电路，用于将低电源轨的输入信号转换为高电源轨的输出信号，其中低电源轨为地信号-电源信号，高电源轨为浮动地信号-高电源信号；

[0008] 所述电平位移电路包括高速电流镜模块、锁存模块和辅助模块，

[0009] 所述高速电流镜模块包括第一电阻、第二电阻、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第十三PMOS管和第十四PMOS管，

[0010] 第三NMOS管的栅极连接所述输入信号，其漏极连接第十四PMOS管的漏极，其源极连接第一NMOS管、第二NMOS管和第四NMOS管的源极并连接地信号；

[0011] 第四NMOS管的栅极连接所述输入信号的反相信号，其漏极连接第十三PMOS管的漏极；

[0012] 第三PMOS管的漏极连接第十三PMOS管的源极并作为所述高速电流镜模块的第一输出端，其栅极连接第一NMOS管的漏极、第一PMOS管的栅极和漏极，其源极连接第一PMOS管、第二PMOS管、第四PMOS管的源极并连接高电源信号；

[0013] 第四PMOS管的漏极连接第十四PMOS管的源极并作为所述高速电流镜模块的第二输出端，其栅极连接第二NMOS管的漏极、第二PMOS管的栅极和漏极；

[0014] 第十三PMOS管和第十四PMOS管的栅极连接浮动地信号；

[0015] 第一电阻接在第十三PMOS管的栅极和源极之间；第二电阻接在第四PMOS管的漏极和源极之间；

[0016] 第一NMOS管的栅极连接第一脉冲信号；第二NMOS管的栅极连接第二脉冲信号；

[0017] 所述输入信号上升沿来临时所述第一脉冲信号产生一个窄脉冲，所述输入信号的下降沿来临时所述第二脉冲信号产生一个窄脉冲；

[0018] 所述辅助模块包括第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管，[0019] 第九NMOS管的栅极和源极连接地信号，其漏极连接第十一PMOS管的栅极、第九PMOS管的栅极和漏极；

[0020] 第十NMOS管的栅极和源极连接地信号，其漏极连接第十PMOS管的栅极、第十二PMOS管的栅极和漏极；

[0021] 第十二NMOS管的漏极连接所述高速电流镜模块的第一输出端，其栅极连接第十一PMOS管的漏极、第十一NMOS管的栅极和漏极，其源极连接第十一NMOS管的源极并连接浮动地信号；

[0022] 第十三NMOS管的漏极连接所述高速电流镜模块的第二输出端，其栅极连接第十PMOS管的漏极、第十四NMOS管的栅极和漏极，其源极连接第十四NMOS管的源极并连接浮动地信号；

[0023] 第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管的源极连接高电源信号；

[0024] 所述锁存模块包括第一级锁存单元和第二级锁存单元，所述第一级锁存单元用于将所述高速电流镜模块的第一输出端和第二输出端分别稳定在浮动地信号和高电源信号；

[0025] 所述第二级锁存单元包括第五PMOS管、第六PMOS管和锁存结构，第五PMOS管的栅极连接所述高速电流镜模块的第一输出端，其源极连接第六PMOS管的源极并连接高电源信号；第六PMOS管的栅极连接高速电流镜模块的第二输出端，其漏极输出所述电平位移电路的输出信号，所述锁存结构用于锁存第五PMOS管和第六PMOS管的漏端电平。

[0026] 具体的，所述第一级锁存单元包括第七NMOS管、第八NMOS管、第七PMOS管和第八PMOS管，

[0027] 第七PMOS管的漏极连接第七NMOS管的漏极、第八NMOS管和第八PMOS管的栅极并连接所述高速电流镜模块的第一输出端，其源极连接第八PMOS管的源极和高电源信号，其栅极连接第七NMOS管的栅极、第八NMOS管的漏极、第八PMOS管的漏极和所述高速电流镜模块的第二输出端；

[0028] 第七NMOS管和第八NMOS管的源极连接浮动地信号。

[0029] 具体的，所述第二级锁存单元中的锁存结构包括第五NMOS管和第六NMOS管，第五NMOS管的漏极连接第六NMOS管的栅极和第五PMOS管的漏极，其栅极连接第六NMOS管的漏极和第六PMOS管的漏极，其源极连接第六NMOS管的源极和浮动地信号。

[0030] 本发明的有益效果为：本发明提出的电平位移电路，具有响应速度快、低功耗和高共模噪声抗扰的特点，能够适用于GAN功率器件的驱动电路。

附图说明

[0031] 图1为电平位移电路在GAN半桥驱动电路中的应用示意图。

[0032] 图2为本发明提出的一种高速高共模噪声抗扰电平位移电路在实施例中的实现形式。

[0033] 图3为本发明提出的一种高速高共模噪声抗扰电平位移电路的关键控制时序波形图。

[0034] 图4为本发明提出的一种高速高共模噪声抗扰电平位移电路中高共模抗扰的辅助模块在实施例中的工作原理示意图。

[0035] 图5为本发明提出的一种高速高共模噪声抗扰电平位移电路的仿真图。

[0036] 图6为本发明提出的一种高速高共模噪声抗扰电平位移电路在浮动地信号高速浮动时对节点N1和N2的影响。

[0037] 图7为根据输入信号In1和输入信号的反相信号In2产生第一脉冲信号Pulse1和第二脉冲信号Pulse2的逻辑电路结构图。

具体实施方式

[0038] 下面结合附图和具体实施例详细描述本发明。

[0039] 本发明提出的一种高速高共模噪声抗扰的电平位移电路，用于将低电源轨的输入信号转换为高电源轨的输出信号，其中低电源轨为地信号VSS-电源信号VDD，高电源轨为浮动地信号SW-高电源信号VDDH，电平位移电路包括高速电流镜模块、锁存模块和辅助模块。

[0040] 如图2所示，高速电流镜模块包括第一电阻R1、第二电阻R2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第十三PMOS管MP13和第十四PMOS管MP14，第三NMOS管MN3的栅极连接输入信号In1，其漏极连接第十四PMOS管MP14的漏极，其源极连接第一NMOS管MN1、第二NMOS管MN2和第四NMOS管MN4的源极并连接地信号VSS；第四NMOS管MN4的栅极连接输入信号的反相信号In2，其漏极连接第十三PMOS管MP13的漏极；第三PMOS管MP3的漏极连接第十三PMOS管MP13的源极并作为高速电流镜模块的第一输出端N1，其栅极连接第一NMOS管MN1的漏极、第一PMOS管MP1的栅极和漏极，其源极连接第一PMOS管MP1、第二PMOS管MP2、第四PMOS管MP4的源极并连接高电源信号VDDH；第四PMOS管MP4的漏极连接第十四PMOS管MP14的源极并作为高速电流镜模块的第二输出端N2，其栅极连接第二NMOS管MN2的漏极、第二PMOS管MP2的栅极和漏极；第十三PMOS管MP13和第十四PMOS管MP14的栅极连接浮动地信号SW；第一电阻R1接在第十三PMOS管MP13的栅极和源极之间；第二电阻R2接在第四PMOS管MP4的漏极和源极之间；第一NMOS管MN1的栅极连接第一脉冲信号Pulse1；第二NMOS管MN2的栅极连接第二脉冲信号Pulse2。

[0041] 第一脉冲信号Pulse1和第二脉冲信号Pulse2根据输入信号In1产生，输入信号In1上升沿来临时第一脉冲信号Pulse1产生一个窄脉冲，输入信号In1的下降沿来临时第二脉冲信号Pulse2产生一个窄脉冲，即输入信号的反相信号In2上升沿来临时第二脉冲信号Pulse2产生一个窄脉冲。如图7所示给出了根据输入信号In1和输入信号的反相信号In2产生第一脉冲信号Pulse1和第二脉冲信号Pulse2的逻辑电路，Vin1和Vin2分别为输入信号In1和输入信号的反相信号In2。

[0042] 通过在电平位移电路中添加高速电流镜模块解决了电平位移电路中高速电流镜模块的第一输出端N1和第二输出端N2即节点N1和N2翻转速度不够快的缺陷，极大的提高了电平位移电路的速度。

[0043] 如图2所示，辅助模块包括第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12，第九NMOS管MN9的栅极和源极连接地信号VSS，其漏极连接第十一PMOS管MP11的栅极、第九PMOS管MP9的栅极和漏极；第十NMOS管MN10的栅极和源极连接地信号VSS，其漏极连接第十PMOS管MP10的栅极、第十二PMOS管MP12的栅极和漏极；第十二NMOS管MN12的漏极连接高速电流镜模块的第一输出端N1，其栅极连接第十一PMOS管MP11的漏极、第十一NMOS管MN11的栅极和漏极，其源极连接第十一NMOS管MN11的源极并连接浮动地信号SW；第十三NMOS管MN13的漏极连接高速电流镜模块的第二输出端N2，其栅极连接第十PMOS管MP10的漏极、第十四NMOS管MN14的栅极和漏极，其源极连接第十四NMOS管MN14的源极并连接浮动地信号SW；第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12的源极连接高电源信号VDDH。

[0044] 通过在电平位移电路中添加高共模抗扰的辅助的模块减小了电平位移电路在电源轨高速浮动时对中间和输出节点电压的影响。

[0045] 锁存模块包括第一级锁存单元和第二级锁存单元，第一级锁存单元用于将高速电流镜模块的第一输出端和第二输出端分别稳定在浮动地信号SW和高电源信号VDDH。

[0046] 如图2所示给出了第一级锁存单元的一种实现形式，包括第七NMOS管MN7、第八NMOS管MN8、第七PMOS管MP7和第八PMOS管MP8，第七PMOS管MP7的漏极连接第七NMOS管MN7的漏极、第八NMOS管MN8和第八PMOS管MP8的栅极并连接高速电流镜模块的第一输出端N1，其源极连接第八PMOS管MP8的源极和高电源信号VDDH，其栅极连接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第八PMOS管MP8的漏极和高速电流镜模块的第二输出端N2；第七NMOS管MN7和第八NMOS管MN8的源极连接浮动地信号SW。

[0047] 第二级锁存单元包括第五PMOS管MP5、第六PMOS管MP6和锁存结构，第五PMOS管MP5的栅极连接高速电流镜模块的第一输出端N1，其源极连接第六PMOS管MP6的源极并连接高电源信号VDDH；第六PMOS管MP6的栅极连接高速电流镜模块的第二输出端N2，其漏极输出电平位移电路的输出信号。锁存结构用于锁存第五PMOS管MP5和第六PMOS管MP6的漏端电平，如图2所示给出了第二级锁存单元中的锁存结构的一种实现形式，包括第五NMOS管MN5和第六NMOS管MN6，第五NMOS管MN5的漏极连接第六NMOS管MN6的栅极和第五PMOS管MP5的漏极，其栅极连接第六NMOS管MN6的漏极和第六PMOS管MP6的漏极，其源极连接第六NMOS管MN6的源极和浮动地信号SW。

[0048] 通过在电平位移电路中添加低功耗电平状态的锁存模块，使电平位移电路只在短脉冲内产生功耗，后续依靠锁存结构将电路中间节点状态锁存，减小功耗损失的同时增加了电路的稳定性。

[0049] 下面结合图示对本实施的原理做进一步阐述，电路的控制时序如图3所示。

[0050] 首先分析本发明提供的电平位移电路的输入信号In1即图3中的vin1跳变时电路的工作情况。

[0051] (1)当输入信号vin1从地信号VSS跳变为电源信号VDD时，vin2(即输入信号In1的反相信号In2)从电源信号VDD跳变为地信号VSS，第一脉冲信号pulse1有一个短脉冲信号，第二脉冲信号pulse2仍然保持低电平。

[0052] vin1和vin2是反向的关系，pulse1和pulse2是根据vin1和vin2的变化产生，vin1上升沿产生时pulse1产生一个窄脉冲，vin2上升沿产生时pulse2产生一个窄脉冲。

[0053] 脉冲来临时，第一NMOS管MN1工作在饱和区，饱和区工作电流为：

[0054]

[0055] 其中，un为电子迁移率，Cox为单位面积的栅氧化层电容，W为第一NMOS管MN1的宽度，L为第一NMOS管MN1的长度，Vgs为第一NMOS管MN1的栅源电压，VTH为第一NMOS管MN1的阈值电压。

[0056] 电流通过高速电流镜从第一PMOS管MP1镜像到第三PMOS管MP3，第三PMOS管MP3的电流Id_MP3向节点N1注入电流，将节点N1快速拉高。

[0057] 节点N2由于初始化电阻即第二电阻R2的原因，初始状态为高电平的高电源信号VDDH。当Vin1从0跳变为1时，第三NMOS管MN3开启，第十四PMOS管MP14开启，形成一条低阻通路，节点N2的电位被钳到浮动地信号SW+|VTHP14|，VTHP14为第十四PMOS管MP14的阈值电压。

[0058] 然而为了节省功耗，高速电流镜只在极小脉冲时间内开启，当脉冲时间结束后，节点N1和N2与电流镜相连的部分属于高阻，此时N1和N2的电压很不稳定。所以为了在减小功耗同时提高节点N1和N2的稳定性，增加了低功耗的锁存模块。

[0059] 锁存模块中，第一级锁存单元由第七NMOS管MN7、第八NMOS管MN8、第七PMOS管MP7和第八PMOS管MP8组成的反相器构成正反馈锁存结构。由于节点N1为高电平高电源信号VDDH，节点N2的电位为SW+|VTHP14|。所以第七PMOS管MP7开启，第七NMOS管MN7关断，第八NMOS管MN8开启，第八PMOS管MP8关断。经过这一级的反相器锁存结构后，节点N1被上拉到高电源信号VDDH，然而节点N2下拉到浮动地信号SW。此时两个节点都属于低阻节点，具有很好的稳定性。

[0060] 第二级锁存单元包括第五PMOS管MP5、第六PMOS管MP6和用于锁存MP5、MP6漏端电平的锁存结构。由于节点N1被拉到高电平的高电源信号VDDH，节点N2被拉到低电平的浮动地信号SW，所以第六PMOS管MP6开启，第五PMOS管MP5关断，锁存结构中第五NMOS管MN5开启，第六NMOS管MN6关断，输出信号OUT被拉高到高电源信号VDDH。输出信号OUT在浮动地信号SW-高电源信号VDDH之间变化。

[0061] (2)当输入信号vin1从电源信号VDD跳变为地信号VSS时，vin2从地信号VSS跳变为VDD，第一脉冲信号pulse1保持低电平，第二脉冲信号pulse2有一个脉冲信号，电路工作情况如图4所示。

[0062] 脉冲来临时，第二NMOS管MN2工作在饱和区，饱和区工作电流为：

[0063]

[0064] 电流通过高速电流镜的第二PMOS管MP2镜像到第四PMOS管MP4，第四PMOS管MP4的电流Id_MP4向节点N2注入电流，将节点N2快速拉高。

[0065] 节点N1由于初始化电阻R1的原因，初始状态为高电平浮动地信号SW。当Vin1从1跳变为0时，第四NMOS管MN4开启，第十三PMOS管MP13开启，形成一条低阻通路，节点N1的电位被钳到浮动地信号SW+|VTHP13|，VTHP13为第十三PMOS管MP13的阈值电压。

[0066] 同理，低功耗电平维持的辅助电路可以提高节点N1和N2的稳定性。经过反相器锁存结构后，节点N1被下拉到浮动地信号SW，节点N2被上拉到高电源信号VDDH。

[0067] 然后节点N1，N2的信号经过由MN5，MN6，MP5，MP6组成的第二级锁存单元。由于节点N2被拉到高电平的高电源信号VDDH，节点N1被拉到低电平的浮动地信号SW，所以第六PMOS管MP6关断，第五PMOS管MP5开启，第五NMOS管MN5关断，第六NMOS管MN6开启，输出信号被拉高到浮动地信号SW。

[0068] 浮动地信号SW节点快速的跳变产生的dv/dt变化的影响主要通过以下两种方式对电平位移电路内部造成共模噪声的影响。具体原理结合图示5分析如下

[0069] 1.当浮动地信号SW节点快速浮动时，浮动电源高电源信号VDDH也会随着浮动地信号SW节点快速浮动。然而MP1和MP2的栅端电压跟不上高电源信号VDDH的变化，从而在MP1和MP2的栅源电压产生压差，在MP1和MP2上产生共模噪声电流Im1和Im2。

[0070] 2.当浮动电源高电源信号VDDH随着浮动地信号SW节点快速浮动时，dv/dt随着寄生在高电源信号VDDH与节点N1、N2之间的寄生电容CPARN1，CPARN2串扰到N1和N2的节点上。

[0071] 当节点N1为高电平高电源信号VDDH时，节点N2为低电平浮动地信号SW，当浮动地信号SW节点快速的跳变产生的dv/dt变化在节点N2产生一个地信号VSS+ΔV的变化，节点N1仍然维持高电源信号VDDH。当共模噪声引起的N2电压变化ΔV足够大，使流过MN7的电流IMN7＞流过MP7的电流IMP7，反相器组成的锁存会被打破，N1节点翻低拉到浮动地信号SW，N2节点翻高拉到高电源信号VDDH，造成输出逻辑的错误。

[0072] 同理，当节点N2为高电平高电源信号VDDH时，节点N1为低电平浮动地信号SW，当浮动地信号SW节点快速的跳变产生的dv/dt变化在节点N1产生一个地信号VSS+ΔV的变化，节点N2仍然维持高电源信号VDDH。当共模噪声引起的N1电压变化ΔV足够大，使流过MN8的电流IMN8＞流过MP8的电流IMP8，反相器组成的锁存会被打破，N1节点翻低拉到浮动地信号SW，N2节点翻高拉到高电源信号VDDH，造成输出逻辑的错误。

[0073] 所以在该电路的基础上，电路需要额外增加共模噪声抗扰的辅助模块，减小中间节点N1和N2受到共模噪声的干扰。具体原理结合图示4分析如下：

[0074] 共模抗扰的辅助模块由MN9、MP9、MP11、MN11、MN12和MN10、MP10、MP12、MN13、MN14组成。当高电源轨的浮动地信号SW-高电源信号VDDH高速浮动时，由于dv/dt的串扰也会在电流镜第九PMOS管MP9和第十二PMOS管MP12上产生共模寄生电流Im3和Im4。通过电流镜第十一NMOS管MN11、第十二NMOS管MN12和第十三NMOS管MN13、第十四NMOS管MN14镜像到节点N1和N2抵消共模寄生电流Im1和Im2对节点N1和N2的影响。

[0075] 然而此时仍然会有dv/dt变化从高电源信号VDDH与节点N1、N2之间的寄生电容CPARN1，CPARN2串扰到N1和N2的节点上。虽然这个电压变化不足以引起反相器锁存结构的误翻转，但是这个ΔV的变化容易造成后级输出逻辑的误翻转。

[0076] 假设节点N1为高电平高电源信号VDDH时，节点N2为低电平浮动地信号SW，当浮动地信号SW节点快速的跳变产生的dv/dt变化在节点N2产生一个地信号VSS+ΔV的变化，节点N1仍然维持高电源信号VDDH。同时假设此时反相器锁存没有被打破。那么在dv/dt影响的Δt时间内，ΔV变化会使流过MP6的电流IMP6减小，但是Δt时间内MN6管的栅端仍保持为低电平，所以IMP6＞IMN6，输出为高电平高电源信号VDDH。

[0077] 假设节点N2为高电平高电源信号VDDH时，节点N1为低电平浮动地信号SW，当浮动地信号SW节点快速的跳变产生的dv/dt变化在节点N1产生一个地信号VSS+ΔV的变化，节点N2仍然维持高电源信号VDDH。同时假设此时反相器锁存没有被打破。那么在dv/dt影响的Δt时间内，ΔV变化会使流过MP5的电流IMP5减小，但是Δt时间内MN5管的栅端仍保持为低电平，所以IMP5＞IMN5，输出为低电平浮动地信号SW。

[0078] 节点N1，N2经过具有共模抗扰能力的二级电平位移电路的整形后，输出波形的变化相较N1，N2更小，更不容易被后级电路识别。

[0079] 图5所示为电路的时序图。当输入信号vin1从逻辑低变高时，快速响应的高速电流镜电路将节点N1快速拉高，节点N2快速拉低，快速的将输入信号的变化传输到输出。在脉冲时间内，低功耗电路建立起节点N1高电位和N2的低电位；在脉冲宽度结束后，快速响应电流镜电路关断，进入零功耗状态，仅有低功耗电平电路维持节点N1和N2的电位，通过具有共模抗扰的二级锁存电路维持输出的电位。

[0080] 同时在输出电源轨高速浮动时，增加的共模抗扰的辅助模块能减小共模噪声在节点N1和N2上产生的影响，增加了电路的共模噪声抗扰能力。如图6为浮动地信号SW节点高速浮动对内部电路节点的影响。虚线为未添加共模噪声辅助电路的仿真结果，实线为添加共模噪声电路的仿真结果。从仿真结果可以验证该共模抗扰辅助电路能够大大降低共模噪声对内部节点和输出的干扰。通过以上的方法可以容易地实现应用在GAN驱动中的高速低功耗高共模抗扰耗电平位移电路。

[0081] 值得说明的是，除了本实施例中应用的GAN驱动电路，本发明提出的电平位移电路还可以应用到其他电路中用于将任意低电源轨的信号变到任意高电源轨。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。