本发明公开了各种传输系统，所述传输系统可受益于改善所述传输的所述质量的技术。例如，某些全双工传输系统可以包括虚拟混合耦合器。电路可以包括第一反馈电阻器。所述电路还可包括第二反馈电阻器，所述第二反馈电阻器耦接到所述第一反馈电阻器。所述电路还可以包括第一组M个晶体管，所述第一组M个晶体管耦接到所述第一反馈电阻器。所述电路附加包括第二组N个晶体管，所述第二组N个晶体管耦接到所述第二反馈电阻器和所述第一组M个晶体管。所述电路可以被配置为基于所述第一反馈电阻器和所述第二反馈电阻器的电阻值的比率并且基于M与N的比率来消除接收器输入处的传输信号。
1.一种用于消除接收器输入处的传输信号的电路，包括：第一反馈电阻器；
第二反馈电阻器，所述第二反馈电阻器耦接到所述第一反馈电阻器；
第一组M个单元晶体管，所述第一组M个单元晶体管并联连接并耦接到所述第一反馈电阻器；和第二组N个单元晶体管，所述第二组N个单元晶体管并联连接并耦接到所述第二反馈电阻器和所述第一组M个晶体管；
其中所述电路被配置为基于所述第一反馈电阻器和所述第二反馈电阻器的电阻值的比率并且基于M与N的比率来消除所述接收器输入处的所述传输信号。
2.根据权利要求1所述的电路，其中所述电路被配置为防止所有内部节点摆动超过预先确定的最大幅值。
缩放电路，所述缩放电路被配置为缩放所述第二反馈电阻器和所述第二组N个晶体管的输出。
加法器，所述加法器被配置为将所述缩放电路的输出与所述第一反馈电阻器和所述第一组M个晶体管的输出结合。
5.根据权利要求1所述的电路，其中所述第一组M个晶体管的栅极直接耦接到所述第二组N个晶体管的栅极。
6.根据权利要求1所述的电路，其中所述第一反馈电阻器直接耦接到所述第一组M个晶体管。
7.根据权利要求1所述的电路，其中所述第二反馈电阻器直接耦接到所述第二组N个晶体管。
8.根据权利要求1所述的电路，其中所述第一反馈电阻器直接耦接到所述第二反馈电阻器。
驱动器，所述驱动器被配置为基于所述传输的信号来驱动所述第一组M个晶体管的栅极和所述第二组N个晶体管的栅极。
10.根据权利要求9所述的电路，其中所述驱动器包括运算放大器或运算跨导放大器中的至少一个。
11.一种用于消除全双工线上的由电路接收的传输信号的方法，所述方法包括：接收所述全双工线上的所述传输信号；
将所述放大器的输出呈现到第一组M个晶体管，每个晶体管具有耦合至所述放大器的输出的栅极、通过第一反馈电阻器耦合至所述放大器的所述反相输入的漏极以及耦合至地的源极；以及将所述放大器的所述输出耦合至第二组N个晶体管，每个晶体管具有耦合至所述放大器的所述输出的栅极、通过第二反馈电阻器耦合至所述放大器的所述反相输入的漏极以及耦合至地的源极；其中所述第二反馈电阻器与所述第一反馈电阻器的比率被选择来消除所接收的传输信号。
12.根据权利要求11所述的方法，还包括：缩放所述第二反馈电阻器的输出，其中所述缩放作为所述消除的一部分来执行。
13.根据权利要求12所述的方法，还包括：将所述第二反馈电阻器的所述缩放输出与所述第一反馈电阻器的输出相加，其中所述求和作为所述消除的一部分来执行。
14.根据权利要求11所述的方法，还包括：基于所述传输信号切换所述晶体管组的栅极。
用于全双工传输的虚拟混合的电路和方法
[0001] 相关申请的交叉引用
[0002] 本专利申请要求2016年10月19日提交的名称为“VIRTUAL HYBRID FOR FULL DUPLEX TRANSMISSION”的美国临时专利申请号62/410,254的全部权益和优先权，其公开内容通过引用的方式并入本文以用于所有目的。背景技术：
技术领域：
[0003] 各种传输系统可受益于改善传输质量的技术。例如，某些全双工传输系统可以包括虚拟混合耦合器。
[0004] 相关技术描述：
[0005] 各种通信系统采用全双工通信。例如，全双工通信可以在铜(Cu)线上发生。例如，在物理层(PHY)，全双工通信可以包括1000BT、2.5G、5G和10G以太网。
[0006] 在铜线上的全双工通信中，传输和接收信号可以同时在同一传输线对上发送。由于传输和接收信号同时在同一传输线对上，因此可能需要一种机制在设备接收路径上移除或最小化来自设备的传输信号。
[0007] 常规的，解决该问题的解决方案是使用电阻桥式混合耦合器在全双工传输中抵消来自接收器的输入的传输信号。为此，至少一个内部节点摆动超过线幅值。通常，该内部节点处的电压摆幅大约是所需线幅值的两倍。
[0008] 纳米CMOS技术的低压功率源现在低于必要的电压摆幅。例如，28纳米技术的典型功率源为1.8V，1000BT速度下必要的电压摆幅为2V.实际上，这意味着标准电阻桥式架构不能在纳米互补金属氧化物半导体(CMOS)技术的低功率源约束下使用。
[0009] 另一种选择是采用基于变换的混合解决方案。这种方法依赖于磁技术。然而，这种方法很少用于千兆位速度。主要原因是此方法体积庞大、昂贵，并提供了平庸的取消。发明内容：
[0010] 根据某些实施方案，电路可以包括第一反馈电阻器。电路还可包括第二反馈电阻器，该第二反馈电阻器耦接到第一反馈电阻器。电路还可以包括第一组M个晶体管，该第一组M个晶体管耦接到第一反馈电阻器。电路可以附加包括第二组N个晶体管，该第二组N个晶体管耦接到第二反馈电阻器和第一组M个晶体管。电路可以被配置为基于第一反馈电阻器和第二反馈电阻器的电阻值的比率并且基于M与N的比率来消除接收器输入处的传输信号。
[0011] 在某些实施方案中，一种方法可包括接收传输信号。该方法还可包括使用第一反馈电阻器和晶体管组的比率匹配接收线的线性电阻。该方法还可包括使用第二反馈电阻器与第一反馈电阻器的比率来消除接收线上的传输信号。附图说明：
[0012] 为了正确理解本发明，应参考附图，其中：
[0013] 图1示出了根据本发明某些实施方案的虚拟混合的简化示意图。
[0014] 图2示出了根据本发明某些实施方案的方法。具体实施方式：
[0015] 本发明的某些实施方案提供了一种电路架构，该电路架构可以将标准兼容信号生成到传输线中，并且可以在与现代纳米CMOS技术相关联的低功率源约束下抵消接收器输入处的传输信号。
[0016] 例如，根据本发明的某些实施方案，不需要内部节点摆动超过标准规范要求的最大幅值到传输线中。因此，本发明的某些实施方案可以提供可在低电压要求下工作的电路架构。低电压要求可以是例如大约2V或任何其他所需电压。
[0017] 图1示出了根据本发明某些实施方案的虚拟混合的简化示意图。它是单端的，只有N实现。根据本专利申请，可以实现仅P、推挽和/或差动版本。
[0018] 在图1中，A为放大器。放大器可以是运算跨导放大器(OTA)、运算放大器(OpAmp)或任何其他所需的放大器。M1和M2可以是分别使用M和N单元晶体管并联构建的金属氧化物半导体(MOS)晶体管。
[0019] 而且，在图1中，RF1和RF2是两个反馈电阻器。RL是与传输线和接收伙伴相关联的特征阻抗。VCM共模偏压。
[0020] 在图1中，iTX是传输信号，通常是常规数模转换器(DAC)的输出。接收的信号可以是VRX。电路k是缩放系数为k的缩放电路。大写字母sigma(∑)是一个求和电路。
[0021] 使用标准电路分析技术，节点Out1、Rout的输出电阻可以用公式1表示。
[0022]
[0023] 现在，如果公式2成立，则输出电阻被设置为特征电阻R1的值，如公式3所示。
[0024]
[0025] Rout＝RL
[0026] 公式3
[0027] 以这种方式，电路的输出电阻可以匹配线性电阻，这可能是高速传输系统中的强制条件。
[0028] 节点Out1和Out2处的电压可分别表示为公式4和公式5。
[0029]
[0030]
[0031] 节点输出处的输出电压vout由公式6给出。
[0032] vout＝vout1-kvour2
[0033] 公式6
[0034] 当将公式4和公式5引入公式6时，可以看出，如果公式7成立且k＝1，则vout由公式8描述。
[0035]
[0036]
[0037] 公式8表明，在上述条件下，可以获得传输信号的完美消除。因为k＝1，iTX在Out2处产生的传输信号幅值等于Out1处的幅值。换句话讲，对于k＝1，至接收路径的输入的信号仅与接收信号VRX成比例。
[0038] 而且，如果公式3成立，则输出电压表达式可以如公式9中那样简化。
[0039]
[0040] 鉴于以上所述，本发明的某些实施方案可以包括电路，诸如图1中所示的电路。该电路可以包括第一反馈电阻器，诸如RF1。该电路的电阻器可以实现为单个元件、元件网络或任何其他期望的方式。因此，对电阻器的引用可以理解为还包括对具有等效电阻的电阻器集合的引用。例如，每个具有所需电阻的两倍的两个电阻器可以并联连接，并且可以被视为具有所需电阻的电阻器。
[0041] 电路还可包括第二反馈电阻器，诸如RF2，该第二反馈电阻器耦接到第一反馈电阻器。电路还可以包括第一组M个晶体管，诸如M1，该第一组M个晶体管耦接到第一反馈电阻器。在某些实施方案中，晶体管组可包括一个或多个晶体管。电路附加包括第二组N个晶体管，诸如M2，该第二组N个晶体管耦接到第二反馈电阻器和第一组M个晶体管。
[0042] 电路可以被配置为基于第一反馈电阻器和第二反馈电阻器的电阻值的比率并且基于M与N的比率来消除接收器输入处的传输信号。这可以如上所述完成，例如，在公式1至9中。而且，电路可以被配置为防止所有内部节点摆动超过预先确定的最大幅值。
[0043] 电路还可包括缩放电路，诸如k，该缩放电路被配置为缩放第二反馈电阻器和第二组N个晶体管的输出。缩放电路可以被配置为减小或增加第二反馈电阻器的输出。如果需要单位缩放，则可以任选地省略缩放电路。
[0044] 电路还可包括加法器，诸如∑，该加法器被配置为将缩放电路的输出与第一反馈电阻器和第一组M个晶体管的输出结合。加法器可以结合两个输出的幅值。
[0045] 在该电路中，第一组M个晶体管的栅极可以直接耦接到第二组N个晶体管的栅极。因此，可以同步所有晶体管的操作。至栅极的信号可以基于传输的信号。
[0046] 第一反馈电阻器可以直接耦接到第一组M个晶体管。相似地，第二反馈电阻器可以直接耦接到第二组N个晶体管。第一反馈电阻器可以直接耦接到第二反馈电阻器。
[0047] 电路可以附加包括驱动器，诸如A，该驱动器被配置为基于传输的信号来驱动第一组M个晶体管的栅极和第二组N个晶体管的栅极。例如，驱动器可以是或包括运算放大器、运算跨导放大器或任何其他期望的放大器。
[0048] 在该电路中，第一组M个晶体管可以彼此并联连接。相似地，第二组N个晶体管可以彼此并联连接。
[0049] 图2示出了根据本发明某些实施方案的方法。图2的方法可以由图1的示例性电路及其等同物执行。
[0050] 如图2所示，该方法可以包括在210处接收传输信号。该方法还可包括在220处使用第一反馈电阻器和晶体管组的比率匹配接收线的线性电阻。该方法还可包括在230处使用第二反馈电阻器与第一反馈电阻器的比率来消除接收线上的传输信号。该方法可以附加包括在240处基于传输信号切换晶体管组的栅极。
[0051] 该方法可以附加包括在232处缩放第二反馈电阻器的输出。该缩放可以作为取消的一部分来执行。该方法还可以包括在234处将第二反馈电阻器的缩放输出与第一反馈电阻器的输出相加。该相加可以作为取消的一部分来执行。
[0052] 本发明的某些实施方案可适用于以28纳米CMOS技术在1000BT和2.5G速度下的PHY接口。例如，可以在开关中采用此类接口。然而，本发明的某些实施方案可以应用于执行全双工线传输的任何设备。
[0053] 本领域普通技术人员将容易理解，如上所讨论的本发明可以以不同顺序的步骤和/或使用与所公开的配置不同的配置中的硬件元件来实践。因此，尽管已经基于这些公开的实施方案描述了本发明，但是对于本领域技术人员显而易见的是，某些修改、变型和另选构造将是显而易见的，同时保持在本发明的实质和范围内。
