存储器装置及其操作方法

摘要

一种存储器装置包括一存储器阵列、多条位线、多个预充电电路及多个感测放大器电路。存储器阵列包括多条存储单元串。各存储单元串包括至少一第一选择晶体管、一第二选择晶体管及至少一存储单元。各位线包括一第三选择晶体管，并耦接至一存储单元串。预充电电路耦接至存储单元串。感测放大器电路耦接至存储单元串。在预充电阶段，预充电电路以第一电压对存储单元串预充电。在预充电阶段后的写入阶段，对于禁止的存储单元串，感测放大器电路提供第二电压。对于写入的存储单元串，感测放大器电路提供第三电压。第二电压大于第三电压，第一电压大于第二电压。

权利要求

1.一种存储器装置，包括：

一存储器阵列，包括多个存储器区块，各该存储器区块包括多条存储单元串，各该存储器单元串包括至少一第一选择晶体管及一第二选择晶体管，各该第一选择晶体管与各该第二选择晶体管之间串联设置至少一存储单元；

多条位线，各该位线包括一第三选择晶体管，各该位线耦接至所述存储单元串的其中之一；

多个预充电电路，耦接至所述存储单元串；以及多个感测放大器电路，通过所述位线耦接至所述存储单元串，其中在一预充电阶段，所述预充电电路以一第一电压对所述存储单元串预充电；在该预充电阶段后的一写入阶段，对于被禁止的所述存储单元串，对应于被禁止的所述存储单元串的所述感测放大器电路提供一第二电压，对于要写入的所述存储单元串，对应于要写入的所述存储单元串的所述感测放大器电路提供一第三电压，该第二电压大于该第三电压，且该第一电压大于该第二电压。

2.如权利要求1所述的存储器装置，其中各该感测放大器电路耦接至所述存储单元串其中之一。

3.如权利要求2所述的存储器装置，其中各该预充电电路包括一预充电开关，各该预充电开关为一高压晶体管，各该预充电开关的一第一端耦接至一电压源，各该预充电开关的一第二端耦接至所述存储单元串的其中之一，且各该第三选择晶体管为一高压晶体管，其中在该预充电阶段，所述第三选择晶体管关闭，所述预充电开关开启，在该写入阶段，所述第三选择晶体管开启，所述预充电开关关闭。

4.如权利要求1所述的存储器装置，其中各该感测放大器电路耦接至所述存储单元串其中之二。

5.如权利要求4所述的存储器装置，其中各该预充电电路包括一预充电开关，各该预充电开关为一高压晶体管，各该预充电开关的一第一端耦接至一电压源，各该预充电开关的一第二端耦接至所述存储单元串的其中之一，且各该第三选择晶体管为一高压晶体管，其中在该预充电阶段，所述第三选择晶体管关闭，所述预充电开关开启，在该写入阶段，部分的所述预充电开关关闭，部分的所述预充电开关维持开启，对应于关闭的所述预充电开关的所述第三选择晶体管开启，对应于维持开启的所述预充电开关的所述第三选择晶体管维持关闭。

6.一种存储器装置的操作方法，该操作方法用以操作一存储器装置，该存储器装置包括多个存储单元串及多个感测放大器电路，该操作方法包括：在一预充电阶段，以一第一电压对所述存储单元串预充电；

在一写入阶段，部分的所述感测放大器电路提供一第二电压至不写入的所述存储单元串，部分的所述感测放大器电路提供一第三电压至要写入的所述存储单元串，其中该第二电压大于该第三电压，且该第一电压大于该第二电压。

7.如权利要求6所述的操作方法，其中各该感测放大器电路耦接至所述存储单元串其中之一。

8.如权利要求7所述的操作方法，其中该预充电阶段由多个预充电电路执行，各该预充电电路包括一预充电开关，各该预充电开关耦接至所述存储单元串的其中之一及一位线的一第三选择晶体管，

其中在该预充电阶段，关闭所述第三选择晶体管，开启所述预充电开关开启；在该写入阶段，开启所述第三选择晶体管，关闭所述预充电开关。

9.如权利要求6所述的操作方法，其中各该感测放大器电路耦接至所述存储单元串其中之二。

10.如权利要求9所述的操作方法，其中该预充电阶段由多个预充电电路执行，各该预充电电路包括一预充电开关，各该预充电开关耦接至所述存储单元串的其中之一及一位线的一第三选择晶体管，

其中在该预充电阶段，关闭所述第三选择晶体管，开启所述预充电开关；在该写入阶段，关闭部分的所述预充电开关，维持开启部分的所述预充电开关，开启对应于关闭的所述预充电开关的所述第三选择晶体管，维持关闭对应于维持开启的所述预充电开关的所述第三选择晶体管。

说明书

存储器装置及其操作方法

技术领域

[0001] 本发明涉及一种存储器装置及其操作方法，且特别涉及一种具有预充电电路的存储器装置及其操作方法。

背景技术

[0002] 存储器装置是计算机设备中难以缺少的硬件构件之一。存储器装置中通常包含有多条存储单元串，每一存储单元串通常会包含多个存储单元以及至少一个串选择晶体管用
以连接串选择线(string select line，SSL)。串选择晶体管通常设置于存储单元与感测放
大器电路之间。在一些存储器架构中，例如三维存储器架构，串选择晶体管的阈值电压
(threshold voltage)分布难以用写入(programming)的方式来调整。然而串选择晶体管的
阈值电压分布却会影响到其他存储单元的阈值电压分布，而显得相对重要。因此，如何使串
选择晶体管的阈值电压分布在所期望的位置，一直是业界研究的课题之一。

发明内容

[0003] 本发明提供一种存储器装置及其操作方法，其利用预充电电路以调整第一选择晶体管的阈值电压。

[0004] 为达上述目的，本发明实施例揭露一种存储器装置包括一存储器阵列、多条位线、多个预充电电路及多个感测放大器电路。存储器阵列包括多个存储器区块。每一存储器区
块包括多条存储单元串。每一存储单元串包括至少一第一选择晶体管及一第二选择晶体
管。第一选择晶体管与第二选择晶体管间串联设置至少一存储单元。每一位线包括一第三
选择晶体管，每一位线耦接至一存储单元串。预充电电路耦接至存储单元串。感测放大器电
路通过位线耦接至存储单元串。在一预充电阶段，预充电电路以一第一电压对存储单元串
预充电。在预充电阶段后的一写入阶段，对于被禁止的存储单元串，感测放大器电路提供一
第二电压。对于要写入的存储单元串，感测放大器电路提供一第三电压。第二电压大于第三
电压，且第一电压大于第二电压。

[0005] 为达上述目的，本发明实施例揭露一种存储器装置的操作方法。操作方法用以操作一存储器装置。存储器装置包括多个存储单元串及多个感测放大器电路。操作方法包括
下列步骤。在一预充电阶段，以一第一电压对存储单元串预充电；以及在一写入阶段，部分
的感测放大器电路提供一第二电压至不写入的存储单元串，部分的感测放大器电路提供一
第三电压至要写入的存储单元串。第二电压大于第三电压，且第一电压大于第二电压。

[0006] 为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

[0007] 图1绘示依据本发明第一实施例的一种存储器装置的方块图。

[0008] 图2绘示依据本发明第一实施例的一种存储器装置的部分方块图。

[0009] 图3绘示依据本发明第一实施例的一种存储器装置的流程图。

[0010] 图4绘示依据本发明第一实施例的一种存储器装置的时序图。

[0011] 图5绘示依据本发明第二实施例的一种存储器装置的方块图。

[0012] 图6绘示依据本发明第二实施例的一种存储器装置的部分方块图。

[0013] 图7绘示依据本发明第二实施例的一种存储器装置的时序图。

[0014] 【符号说明】

[0015] 1a、1b：存储器装置

[0016] 12：存储器阵列

[0017] 121：存储器区块

[0018] 14：预充电电路

[0019] 16：感测放大器电路

[0020] 18：控制电路

[0021] BL、BL0、BL1：位线

[0022] CS、CS0、CS1：存储单元串

[0023] Q1：第一选择晶体管

[0024] Q2：第二选择晶体管

[0025] Q3：第三选择晶体管

[0026] WL0～WLn：字线

[0027] SSL：串选择线

[0028] GSL：地选择线

[0029] PCS：预充电开关

[0030] Vpass：通过电压

[0031] Vpgm：写入电压

[0032] Vt：阈值电压

[0033] V1：第一电压

[0034] V2：第二电压

[0035] V3：第三电压

[0036] BLBIAS：预充电开关单元的第一端的电压

[0037] BIAS：开关控制信号

[0038] BIAS0：第一开关控制信号

[0039] BIAS1：第二开关控制信号

[0040] BLS：位线选择信号

[0041] BLS0：第一位线选择信号

[0042] BLS1：第二位线选择信号

[0043] MC0～MCn：存储单元

具体实施方式

[0044] 请参照图1，图1绘示依据本发明第一实施例的一种存储器装置的方块图。存储器装置1a包括一存储器阵列12、多条位线BL、多个预充电电路14、多个感测放大器电路16以及
一控制电路18。

[0045] 存储器阵列12包括多个存储器区块121，每一存储器区块121包括多个存储单元串CS。每一存储单元串CS耦接至一位线BL以及一预充电电路14。

[0046] 在第一实施例中，每一感测放大器电路16通过位线BL耦接至一个存储单元串CS。控制电路18耦接至存储器阵列12、位线BL、预充电电路14以及感测放大器电路16。控制电路
18可用以操作存储器阵列12、预充电电路14以及感测放大器电路16。

[0047] 进一步来说，请参照图2所示，每一存储单元串CS包括一第一选择晶体管Q1、一第二选择晶体管Q2以及多个存储单元MC0～MCn。存储单元MC0～MCn串联设置于第一选择晶体
管Q1及第二选择晶体管Q2之间，每一存储单元MC0～MCn分别耦接至一条字线WL0～WLn。第
一选择晶体管Q1耦接至串选择线SSL。第二选择晶体管Q2耦接至地选择线GSL。

[0048] 每一位线BL包含一第三选择晶体管Q3。第三选择晶体管Q3例如是一高压晶体管(high voltage transistor)，受控于一位线选择信号BLS。

[0049] 预充电电路14包括至少一预充电开关PCS。预充电开关PCS例如是一高压晶体管。预充电开关PCS的一第一端耦接至一电压源(未绘示)。预充电开关PCS的一第二端耦接至存
储单元串CS的第一选择晶体管Q1及位线BL的第三选择晶体管Q3。预充电开关PCS的一第三
端接收一开关控制信号BIAS，而使预充电开关PCS受控于开关控制信号BIAS。

[0050] 请参照图3，图3绘示依据本发明第一实施例的一种存储器装置的操作方法的流程图。操作方法包括步骤S301以及步骤S303。

[0051] 在步骤S301中，在一预充电阶段，以一第一电压对所述存储单元串预充电。同时参照图4所示的时序图，在预充电阶段期间，电压源开启，使得预充电开关PCS的第一端的电压
BLBIAS由低电位(例如0V)上升至第一电压V1。开关控制信号BIAS此时由低电位(例如0V)提
升至高电位(第一电压V1再加上预充电开关PCS的阈值电压Vt)，使得预充电开关PCS开启，
第一电压V1得以通过。位线选择信号BLS会维持在低电位(例如0V)，使得第三选择晶体管Q3
维持关闭，以阻挡第一电压V1输入感测放大器电路16。串选择线SSL及字线WL0～WLn上被施
加一通过电压Vpass，使得存储单元串CS的电压(即位线BL的电压)可被预充电至第一电压
V1。

[0052] 在步骤S303中，在一写入阶段，对于不写入的存储单元串，对应的感测放大器电路提供一第二电压，对于要写入的存储单元串，对应的感测放大器电路提供一第三电压。如图
4所示，当预充电完成后，开关控制信号BIAS由高电位降为低电位，以关闭预充电开关PCS。
预充电开关PCS的第一端的电压BLBIAS仍维持高电位，以确保预充电开关PCS关闭。位线选
择信号BLS由低电位(例如0V)升为高电位(例如第二电压V2)，以开启第三选择晶体管Q3。感
测放大器电路16依据第一选择晶体管Q1的阈值电压决定是否要对存储单元串CS中的第一
选择晶体管Q1执行写入(program)。值得一提的是，感测放大器电路16提供的电压都是针对
一条位线BL，即整个存储单元串CS。换句话说，感测放大器电路16禁止/写入一存储单元串
CS的第一选择晶体管Q1等同于禁止/写入存储单元串CS。当第一选择晶体管Q1的阈值电压
大于或等于一临界值时，即第一选择晶体管Q1的阈值电压已达到标准，感测放大器电路16
禁止(inhibit)存储单元串CS的第一选择晶体管Q1被写入。对于被禁止的存储单元串CS，感
测放大器电路16提供第二电压V2，以将存储单元串CS的电压(即位线BL的电压)维持在第一
电压V1。反之，第一选择晶体管Q1的阈值电压小于临界值时，即第一选择晶体管Q1的阈值电
压未达到标准，感测放大器电路16会对存储单元串CS的第一选择晶体管Q1执行写入。对于
要写入的存储单元串CS，感测放大器电路16提供第三电压V3，以将存储单元串CS的电压(即
位线BL的电压)降至低电位(即第三电压V3)。接着，串选择线SSL上会被施加高于通过电压
Vpass的一写入电压Vpgm。若存储单元串CS被禁止，写入电压Vpgm与第一电压V1的差值会小
于第一选择晶体管Q1的阈值电压，而使第一选择晶体管Q1不会被写入。反之，若存储单元串
CS要被写入，写入电压Vpgm与第三电压V3的差值会大于或等于第一选择晶体管Q1的阈值电
压，而使第一选择晶体管Q1被写入。

[0053] 一般而言，由于感测放大器电路16的内部元件为低压晶体管，无法承受过高的电压。因此，感测放大器电路16所能提供的第二电压V2是通常不高，例如2.5V～3V。第三电压
V3小于第二电压V2，通常是0V。第一电压V1大于第二电压V2，而使得经过预充电阶段后，串
选择线SSL上的电压与位线BL的电压之间的电压差减小，进而降低被禁止的第一选择晶体
管Q1的阈值电压变动的机率。

[0054] 请参照图5，图5绘示依据本发明第二实施例的一种存储器装置的方块图。存储器装置1b与存储器装置1b类似，不同之处将于下文详述。

[0055] 在存储器装置1b中，每一感测放大器电路16耦接至二个条位线BL0、BL1。每一位线BL0、BL1耦接至一存储单元串CS0、CS1。换句话说，每一感测放大器电路16通过二条位线
BL0、BL1耦接至二个存储单元串CS0、CS1，细节的部份如图6所示。所有的存储单元串被划分
为第一组与第二组，例如是以奇偶进行划分。耦接于第一组存储单元串CS0的第三选择晶体
管Q3受控于第一位线选择信号BLS0，耦接于第二组存储单元串CS1的第三选择晶体管Q3受
控于第二位线选择信号BLS1。耦接于第一组存储单元串CS0的预充电开关PCS受控于第一开
关控制信号BIAS0，耦接于第二组存储单元串CS1的预充电开关PCS受控于第二开关控制信
号BIAS1。本实施例中，第一位线选择信号BLS0会与第二位线选择信号BLS1不同，而使得第
一组存储单元串CS0与第二组存储单元串CS1不会同时被选择。

[0056] 请参照图7，图7绘示依据本发明第二实施例的一种存储器装置的时序图。在预充电阶段，电压源开启，预充电开关PCS的第一端的电压BLBIAS升高至第一电压V1。第一开关
控制信号BIAS0及第二开关控制信号BIAS1由低电位升至高电位，以开启预充电开关PCS。第
一位线选择信号BLS0及第二位线选择信号BLS1维持低电位，以维持关闭第三选择晶体管
Q3。串选择线SSL与字线WL0～WLn上被施加通过电压Vpass。当第一组存储单元串CS0与第二
组存储单元串CS1的电压(即位线BL0、BL1的电压)皆升至第一电压V1，即完成预充电。

[0057] 在不失一般性的情况下，假设第一组存储单元串CS0即将被选取(select)，第二组存储单元串CS1不被选取(unselect)。

[0058] 在写入阶段，第一开关控制信号BIAS0会由高电位降为低电位，以关闭对应于第一组存储单元串CS0的预充电开关PCS。第二开关控制信号BIAS1会维持高电位，以维持开启对
应于第二组存储单元串CS1的预充电开关PCS。接着，第一位线选择信号BLS0会由低电位升
至高电位，以开启对应于第一组存储单元串CS0的第三选择晶体管Q3。第二位线选择信号
BLS1会维持低电位，以维持关闭对应于第二组存储单元串CS1的第三选择晶体管Q3。对于第
一组存储单元串CS0中被禁止的存储单元串CS0(即对应的第一选择晶体管Q1的阈值电压大
于或等于临界值)，感测放大器电路16提供第二电压V2，以使对应的位线BL0的电压维持在
第一电压V1。对于第一组存储单元串CS0中要写入的存储单元串CS0(即对应的第一选择晶
体管Q1的阈值电压小于临界值)，感测放大器电路16提供第三电压V3，以使位线BL0的电压
降至第三电压V3。接着，在串选择线SSL上施加写入电压Vpgm，以对要写入的第一选择晶体
管Q1执行写入。因对应的第三选择晶体管Q3维持关闭，而使得位线BL1的电压维持在第一电
压V1。也就是说，第二组存储单元串CS1的第一选择晶体管Q1亦被禁止写入。

[0059] 存储器装置1a、1b例如是非易失性存储器(non-volatile memory，NVM)。第三选择晶体管Q3及预充电开关PCS例如是N型或P型高压金属氧化物半导体场效晶体管(NMOSFET、
PMOSFET)。控制电路18可包含多个子电路，用以提供所述信号。此外，在一些实施例中，第一
选择晶体管Q1的数量可以是二个以上。

[0060] 总结来说，在预充电阶段，预充电电路提供一个高压预充电路径，以第一电压对存储单元串进行预充电。在写入阶段，对于被禁止的存储单元串，感测放大器电路提供第二电
压；对于要写入的存储单元串，感测放大器电路提供第三电压。基于第一电压大于第二电压
且第二电压大于第三电压，可以有效地调整存储单元串中的第一选择晶体管的阈值电压，
进而使较多的第一选择晶体管的阈值电压达到要求。此外，由于串选择线的电压与位线的
电压之间的电压差降低，可以减少被禁止的第一选择晶体管的阈值电压变动机率。

[0061] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在
本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护
范围之内。