SGT器件及其制造方法

摘要

本发明公开了一种SGT器件，包括：半导体衬底和其表面的第一外延层，屏蔽多晶硅和多晶硅栅；沟道区，源区和漏区。第一外延层的本体掺杂浓度为均匀掺杂；被屏蔽多晶硅侧面覆盖的第一外延层区域为纵向场板覆盖区，在纵向场板覆盖区中叠加有一个离子注入区，离子注入区在纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足SGT器件工作时要保证对应纵向位置的纵向场板覆盖区和屏蔽多晶硅之间横向电压完全耗尽。本发明还公开了一种SGT器件的制造方法。本发明能实现在不影响器件的击穿电压的条件下降低器件的导通电阻，具有较低的工艺成本以及能减少体二极管反向恢复的Irrm和Qrr。

权利要求

1.一种SGT器件，其特征在于，包括：

第一导电类型重掺杂的半导体衬底；

在所述半导体衬底表面形成由第一导电类型轻掺杂的第一外延层；

栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅；

在所述第一外延层的表面形成有第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；

在所述沟道区的表面形成有第一导电类型重掺杂的源区；

由背面减薄后的所述半导体衬底组成漏区；

漂移区由所述沟道区的底部到所述漏区之间的所述第一外延层组成；

所述第一外延层的本体掺杂浓度为均匀掺杂以减少外延工艺难度；

令在所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层区域为纵向场板覆盖区，在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；

在所述纵向场板覆盖区中叠加有一个第一导电类型的离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

2.如权利要求1所述的SGT器件，其特征在于：所述栅极结构为上下结构，所述屏蔽多晶硅位于所述沟槽的底部，所述多晶硅栅呈一个整体结构并位于所述沟槽的顶部。

3.如权利要求1所述的SGT器件，其特征在于：所述栅极结构为左右结构，所述多晶硅栅位于所述沟槽的顶部且所述多晶硅栅被分裂为左右两个独立的结构，左右两个所述多晶硅栅之间隔离有所述屏蔽多晶硅或多晶硅间介质层。

4.如权利要求1所述的SGT器件，其特征在于：所述离子注入区通过在所述沟槽形成前采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度；或者，所述离子注入区通过在所述沟槽形成后，所述沟槽填充之前采用全面的且带倾角的离子注入实现；或者，所述离子注入区通过在所述沟槽填充后采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度。

5.如权利要求1所述的SGT器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。

6.如权利要求1所述的SGT器件，其特征在于：所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

7.一种SGT器件的制造方法，其特征在于，包括如下步骤：

步骤一、提供第一导电类型重掺杂的半导体衬底；

步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层；

步骤三、在所述第一外延层的表面形成牺牲氧化层；采用全面的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区；

形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅；

步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；

步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区；

步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间的所述第一外延层组成；

所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

8.一种SGT器件的制造方法，其特征在于，包括如下步骤：

步骤一、提供第一导电类型重掺杂的半导体衬底；

步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层；

步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅；

步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；

在形成所述沟道区之前或之后采用全面的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区；

步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区；

步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间的所述第一外延层组成；

所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

9.一种SGT器件的制造方法，其特征在于，包括如下步骤：

步骤一、提供第一导电类型重掺杂的半导体衬底；

步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层；

步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅；

在所述沟槽形成后以及所述沟槽填充之前采用全面的且带倾角的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区；

步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；

步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区；

步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间的所述第一外延层组成；

所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

10.如权利要求7或8或9所述的SGT器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层。

11.如权利要求7或8或9所述的SGT器件的制造方法，其特征在于：所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

12.如权利要求7所述的SGT器件的制造方法，其特征在于：步骤三中所述离子注入区的离子注入的注入能量为500KeV～2MeV，注入剂量为1e12cm-2～4e12cm-2。

13.如权利要求8所述的SGT器件的制造方法，其特征在于：步骤四中所述离子注入区的离子注入的注入能量为500KeV～2MeV，注入剂量为1e12cm-2～4e12cm-2。

14.如权利要求9所述的SGT器件的制造方法，其特征在于：步骤三中所述离子注入区的离子注入的注入能量为50KeV～100KeV，注入剂量为1e12cm-2～4e12cm-2。

说明书

SGT器件及其制造方法

技术领域

[0001] 本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽(Shield Gate Trench，SGT)器件；本发明还涉及一种SGT器件的制造方法。

背景技术

[0002] 在耐压为20V～200V的中低压器件领域内，SGT器件因为其低的比导通电阻和低的栅漏耦合电容，被得到广泛的应用。SGT器件的栅极结构包括屏蔽多晶硅和多晶硅栅，屏蔽多晶硅通常也称为源多晶硅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下结构关系。左右结构中，屏蔽多晶硅通常会从沟槽的底部延伸到沟槽的顶部，多晶硅栅则设置在沟槽顶部区域的屏蔽多晶硅左右两侧，同一沟槽中的多晶硅栅会分裂为左右两个结构。

[0003] 如图1所示，是现有SGT器件的结构示意图；图1的SGT器件为一种上下结构的 SGT器件，以N型SGT器件为例，包括：

[0004] N型掺杂的半导体衬底如硅衬底101，半导体衬底101的掺杂浓度通常在1e19cm-3以上。半导体衬底101的厚度，通常在200um以下。器件的击穿电压越低，半导体衬底101的厚度越低。对于击穿电压为30V的器件，其半导体衬底101的厚度甚至会达到50um甚至更薄。高的掺杂浓度和更低的半导体衬底101厚度，可以降低半导体衬底101的电阻，从而降低器件的比导通电阻。通常减薄后的半导体衬底101直接作为器件的漏区，在漏区的背面形成有背面金属层作为漏极。

[0005] N型外延层(Epi)102形成于半导体衬底101的表面，N型外延层102形成器件的漂移区。N型外延层102的厚度取决于器件的击穿电压。击穿电压为30V的器件，N 型外延层102的厚度通常为2μm～3μm之间；而对于击穿电压为100V的器件，外延层的厚度通常在8μm～10μm之间。N型外延层102的掺杂浓度也跟器件击穿电压有关。器件的击穿电压越高，N型外延层102的掺杂浓度越低。

[0006] 栅极结构形成于沟槽中，包括了多晶硅栅106和屏蔽多晶硅104。多晶硅栅106 通常为重掺杂的结构，多晶硅栅106也能采用其它导电材料替换。多晶硅栅106的顶部会通过接触孔108连接到由正面金属层113组成的栅极。多晶硅栅106采用重掺杂的结构是为了降低栅极电阻。

[0007] 位于多晶硅栅106底部的屏蔽多晶硅104也作为一个纵向场板，它通常是跟由正面金属层113组成的源极相连，也可以跟栅极相连。跟源极相连，可以大幅降低器件的栅漏耦合电容，是一种最常见的连接方式。如果跟栅极相连，器件的栅漏耦合电容会大幅增加，但是其比导通电阻跟跟源极相连的方式相比会更低。屏蔽多晶硅104的作用是跟漂移区进行横向耗尽，帮助漂移区进行耗尽。从而可以在不降低器件击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而降低器件的比导通电阻。

[0008] 多晶硅间氧化层105位于多晶硅栅106和屏蔽多晶硅104之间，多晶硅间氧化层 105通常为SiO2。多晶硅间氧化层105在不同器件结构中可以不存在。如果场板即屏蔽多晶硅104直接跟栅极相连，那么多晶硅间氧化层105就能省略。如果即屏蔽多晶硅104跟源极相连，就需要多晶硅间氧化层105来形成隔离。

[0009] 多晶硅栅106和沟槽的侧面之间隔离由栅氧化层111，栅氧化层111通常是SiO2。栅氧化层111的厚度通常在 到 之间。更薄的栅氧化层111厚度，器件具有更高的跨导，但是器件栅极的耐压也会降低。栅氧化层111厚度的选取决定了器件的耐压。

[0010] 底部氧化层103位于屏蔽多晶硅104和沟槽的侧面和底部表面之间，底部氧化层 103通常是SiO2。底部氧化层103的厚度取决于器件耐压的要求，击穿电压越高，底部氧化层
103的厚度越厚。击穿电压为30V的器件，底部氧化层103的厚度通常在 附近。击穿电压为100V的器件，底部氧化层103的厚度通常在 附近。

[0011] P型掺杂的沟道区110形成于N型外延层102的表面，沟道区110通常采用P阱形成。沟道区110的结深通常小于多晶硅栅106的深度，这样多晶硅栅106能够对沟道区110进行很好的侧面覆盖从而在沟道区110的靠近沟槽的侧面形成纵向的沟道。如果沟道区110的深度深于多晶硅栅106的深度，则器件的比导通电阻会恶化。

[0012] 漂移区由位于沟道区110底部的N型外延层102组成。

[0013] N型重掺杂的源区112形成于沟道区110的表面，在源区112的表面形成由接触孔108并通过接触孔108连接到由正面金属层113组成的源极。

[0014] 通常，在源区112对应的接触孔108的底部还形成有由P型重掺杂区组成的阱接触区109，阱接触区109通常是在接触孔108的开口打开后金属填充前通过离子注入形成，注入的离子是BF2，注入的剂量在30KeV～50KeV附近。阱接触区109会穿过源区112和底部的沟道区110相接触，这样源区112对应的接触孔108的底部会和阱接触区109形成很好的欧姆接触，接触孔108的侧面则和源区112形成欧姆接触，最后使得沟道区110和源区112都通过同一接触孔引出到源极。

[0015] 沟道区110的深度必须比阱接触区109的深度要深，否则因为曲率效应，会降低器件的击穿电压。沟道区110决定了器件的阈值电压，沟道区110掺杂浓度越浓，器件的阈值电压越高。

[0016] 接触孔108穿过层间膜(ILD)107，层间膜107通常是SiO2。正面金属层113 会形成在层间膜107的表面。层间膜107的作用是实现源极和栅极的隔离，同时要求层间膜107的耐压大于栅氧化层111的耐压。层间膜107的厚度越厚，器件的栅源寄生电容越小。

[0017] 在SGT的器件结构中，半导体衬底101连同N型外延层102的掺杂浓度分布通常有如下几种方式：

[0018] 第一种方式：

[0019] 如图2所示，是现有SGT器件的第一种外延层到衬底的掺杂分布示意曲线；器件包括半导体衬底101和N型外延层102两部分。半导体衬底101和N型外延层102的掺杂浓度都是均匀掺杂。为了降低半导体衬底101的电阻，通常半导体衬底101的掺杂浓度都在1e19以上。N型外延层102的掺杂浓度取决于器件的击穿电压，器件的击穿电压越高，N型外延层102的掺杂浓度越低。由图2所示可在，半导体衬底101和 N型外延层102掺杂浓度的变化是一个突变的。图2中横坐标表示纵向位置，纵坐标表示掺杂浓度，图2中的三个位置即位置AA、位置BB和位置CC分别对应于图1中的虚线所示的位置AA、位置BB和位置CC。其中位置AA到位置BB之间对应于N型外延层102的区域，位置BB到位置CC之间对应于半导体衬底101的区域，图2中的曲线 201显示，半导体衬底101和N型外延层102分别均匀掺杂且二者有一个掺杂浓度的突变。

[0020] 实际上，由于外延生产的热过程以及工艺所引入的一些热过程，掺杂浓度的变化都是缓变的，如图3所示，是图2所示的曲线包括热过程因素后的掺杂分布曲线，如曲线202所示可知，在半导体衬底101和N型外延层102的界面处，又一个掺杂浓度逐渐缓变的过程。

[0021] 第二种方式：

[0022] 对于SGT器件，因为在漂移区中有插入了纵向的场板104，纵向的场板104跟漂移区即N型外延层102横向耗尽，从而可以在不降低击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而可以降低器件的比导通电阻。这就是SGT器件跟普通的沟槽 (Trench)MOSFET相比，具有更低的比导通电阻的原因。但是因为场板104的电压是固定不变的，通常跟源极相连。漏极电压在沿着漂移区方向从体内到硅片表面是逐渐降低的，也即图1中漏极电压是从位置CC处加入，经过N+掺杂的半导体衬底101之后，电压会在沿位置BB到位置AA的向上的纵向上逐渐降低。漏极电压在漂移区中形成的电压会和屏蔽多晶硅104的固定电压形成一个横向电压差，这种横向的电压差从硅片体内到表面是逐渐降低的。横向电压差越大，器件的横向耗尽越强。因此更理想的N型外延层102掺杂浓度分布如图4所示，图4是现有SGT器件的第二种外延层到衬底的掺杂分布示意曲线；从图4的掺杂分布曲线203可以看出，器件N型外延层102 的掺杂浓度在硅片表面即靠近位置AA处比较低，在硅片体内即沿位置AA往位置CC 方向是逐渐增加的。这样，因为体内横向电压差大，横向耗尽效果更明显，即使掺杂浓度高，也能够被横向耗尽。因此，不会降低器件的击穿电压。

[0023] 第三种方式：

[0024] 如图5所示，是现有SGT器件的第三种外延层到衬底的掺杂分布示意曲线；图5 的曲线204是在图4的曲线203的基础上做变化得到的，包括了一段均匀掺杂区和一段掺杂渐变区。

[0025] 第四种方式：

[0026] 如图6所示，是现有SGT器件的第四种外延层到衬底的掺杂分布示意曲线；图6 的曲线205是在图5的曲线204的基础上做变化得到的，包括了两段均匀掺杂区。

[0027] 第二至第四种掺杂分布方式都涉及到多层外延工艺，由于外延工艺本身实现起来复杂且成本高，故这些涉及了多层外延工艺实现起来难度都比较大，增加了工艺的复杂程度。

发明内容

[0028] 本发明所要解决的技术问题是提供一种SGT器件，能降低器件的导通电阻同时能使器件的击穿电压得到保持或提高，还能降低工艺成本。为此，本发明还公开了一种 SGT器件的制造方法。

[0029] 为解决上述技术问题，本发明提供的SGT器件包括：

[0030] 第一导电类型重掺杂的半导体衬底。

[0031] 在所述半导体衬底表面形成由第一导电类型轻掺杂的第一外延层。

[0032] 栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅。

[0033] 在所述第一外延层的表面形成有第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。

[0034] 在所述沟道区的表面形成有第一导电类型重掺杂的源区。

[0035] 由背面减薄后的所述半导体衬底组成漏区。

[0036] 漂移区由所述沟道区的底部到所述漏区之间所述第一外延层组成。

[0037] 所述第一外延层的本体掺杂浓度为均匀掺杂以减少外延工艺难度。

[0038] 令在所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层区域为纵向场板覆盖区，在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构。

[0039] 在所述纵向场板覆盖区中叠加有一个第一导电类型的离子注入区，所述离子注入区在不增加外延工艺难度的条件下在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0040] 进一步的改进是，所述栅极结构为上下结构，所述屏蔽多晶硅位于所述沟槽的底部，所述多晶硅栅呈一个整体结构并位于所述沟槽的顶部。

[0041] 进一步的改进是，所述栅极结构为左右结构，所述多晶硅栅位于所述沟槽的顶部且所述多晶硅栅被分裂为左右两个独立的结构，左右两个所述多晶硅栅之间隔离有所述屏蔽多晶硅或多晶硅间介质层。

[0042] 进一步的改进是，所述离子注入区通过在所述沟槽形成前采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度；或者，所述离子注入区通过在所述沟槽形成后，所述沟槽填充之前采用全面的且带倾角的离子注入实现；或者，所述离子注入区通过在所述沟槽填充后采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度；

[0043] 进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层。

[0044] 进一步的改进是，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为 N型。

[0045] 为解决上述技术问题，本发明提供的SGT器件的制造方法包括如下步骤：

[0046] 步骤一、提供第一导电类型重掺杂的半导体衬底。

[0047] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层。

[0048] 步骤三、在所述第一外延层的表面形成牺牲氧化层；采用全面的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0049] 形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅。

[0050] 步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。

[0051] 步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区。

[0052] 步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间所述第一外延层组成。

[0053] 所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0054] 为解决上述技术问题，本发明提供的SGT器件的制造方法包括如下步骤：

[0055] 步骤一、提供第一导电类型重掺杂的半导体衬底。

[0056] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层。

[0057] 步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅。

[0058] 步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。

[0059] 在形成所述沟道区之前或之后采用全面的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0060] 步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区。

[0061] 步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间所述第一外延层组成。

[0062] 所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0063] 为解决上述技术问题，本发明提供的SGT器件的制造方法包括如下步骤：

[0064] 步骤一、提供第一导电类型重掺杂的半导体衬底。

[0065] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底表面形成第一导电类型轻掺杂的第一外延层。

[0066] 步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅和多晶硅栅。

[0067] 在所述沟槽形成后以及所述沟槽填充之前采用全面的且带倾角的第一导电类型的离子注入在所述第一外延层的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0068] 步骤四、在所述第一外延层的表面形成第二导电类型掺杂的沟道区，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。

[0069] 步骤五、在所述沟道区的表面形成第一导电类型重掺杂的源区。

[0070] 步骤六、对所述半导体衬底进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区的底部到所述漏区之间所述第一外延层组成。

[0071] 所述纵向场板覆盖区为位于所述沟道区的底部且被所述屏蔽多晶硅侧面覆盖的所述第一外延层；在SGT器件工作时在所述漏区到所述沟道区的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0072] 进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层为硅外延层。

[0073] 进一步的改进是，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为 N型。

[0074] 进一步的改进是，步骤三中所述离子注入区的离子注入的注入能量为500KeV～ 2MeV，注入剂量为1e12cm-2～4e12cm-2。

[0075] 进一步的改进是，步骤四中所述离子注入区的离子注入的注入能量为500KeV～ 2MeV，注入剂量为1e12cm-2～4e12cm-2。

[0076] 进一步的改进是，步骤三中所述离子注入区的离子注入的注入能量为50KeV～ 100KeV，注入剂量为1e12cm-2～4e12cm-2。

[0077] 本发明根据SGT器件的纵向方向上漏极电压在外延层中分布值以及这些分布值和屏蔽多晶硅之间的固定电压形成的横向电压差的分布的特征对外延层的掺杂进行了特别的设计，主要是在外延层即第一外延层的本体掺杂浓度采用均匀掺杂结构，这样，第一外延层的外延工艺简单，从而能减少外延工艺难度。

[0078] 而在被屏蔽多晶硅侧面覆盖的纵向场板覆盖区的第一外延层中叠加了一个第一导电类型的离子注入区，离子注入区能在不增加外延工艺难度的条件下在纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足 SGT器件工作时要保证对应纵向位置的纵向场板覆盖区和屏蔽多晶硅之间横向电压完全耗尽，从而能实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0079] 另外离子注入区引入一个第一导电类型掺杂峰值区还能实现降低器件的体二极管的反向恢复的最大反向恢复电流(Irrm)和反向恢复电荷(Qrr)，原因为：沟道区和漂移区之间形成的体二极管导通时，掺杂浓度在体内存在一个峰值，会形成一个电子和空穴的势垒阻挡层,从而可以降低电子和空穴的注入，从而可以降低反向恢复的 Irrm和Qrr，这种降低Irrm和Qrr的技术效果是现有渐变式外延即图4和图5对应的外延或者两次外延即图6所示的外延所不具有的。

附图说明

[0080] 下面结合附图和具体实施方式对本发明作进一步详细的说明：

[0081] 图1是现有SGT器件的结构示意图；

[0082] 图2是现有SGT器件的第一种外延层到衬底的掺杂分布示意曲线；

[0083] 图3是图2所示的曲线包括热过程因素后的掺杂分布曲线；

[0084] 图4是现有SGT器件的第二种外延层到衬底的掺杂分布示意曲线；

[0085] 图5是现有SGT器件的第三种外延层到衬底的掺杂分布示意曲线；

[0086] 图6是现有SGT器件的第四种外延层到衬底的掺杂分布示意曲线；

[0087] 图7是本发明实施例SGT器件的结构示意图；

[0088] 图8是本发明实施例SGT器件的外延层到衬底的掺杂分布示意曲线；

[0089] 图9是本发明第一实施例SGT器件的制造方法过程中的离子注入示意图；

[0090] 图10是本发明第三实施例SGT器件的制造方法过程中的离子注入示意图。

具体实施方式

[0091] 如图7所示，是本发明实施例SGT器件的结构示意图；如图8所示，是本发明实施例SGT器件的外延层到衬底的掺杂分布示意曲线；本发明实施例SGT器件包括：

[0092] 第一导电类型重掺杂的半导体衬底1。

[0093] 在所述半导体衬底1表面形成由第一导电类型轻掺杂的第一外延层2。较佳为，所述半导体衬底1为硅衬底，所述第一外延层2为硅外延层。

[0094] 栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅4和多晶硅栅6。本发明实施例中，所述栅极结构为上下结构，所述屏蔽多晶硅4位于所述沟槽的底部，所述多晶硅栅6呈一个整体结构并位于所述沟槽的顶部。所述屏蔽多晶硅4和所述沟槽的侧面和底部表面之间隔离有底部氧化层3；所述多晶硅栅6和对应的所述沟槽的侧面之间隔离有栅氧化层11；所述多晶硅栅6和所述屏蔽多晶硅4之间隔离有多晶硅间氧化层5。在其它实施例中也能为：
所述栅极结构为左右结构，所述多晶硅栅6位于所述沟槽的顶部且所述多晶硅栅6被分裂为左右两个独立的结构，左右两个所述多晶硅栅 6之间隔离有所述屏蔽多晶硅4或多晶硅间介质层。

[0095] 在所述第一外延层2的表面形成有第二导电类型掺杂的沟道区10，被所述多晶硅栅6侧面覆盖的所述沟道区10的表面用于形成沟道。

[0096] 在所述沟道区10的表面形成有第一导电类型重掺杂的源区12。

[0097] 由背面减薄后的所述半导体衬底1组成漏区。

[0098] 漂移区由所述沟道区10的底部到所述漏区之间所述第一外延层2组成。

[0099] 所述第一外延层2的本体掺杂浓度为均匀掺杂以减少外延工艺难度。

[0100] 令在所述沟道区10的底部且被所述屏蔽多晶硅4侧面覆盖的所述第一外延层2 区域为纵向场板覆盖区，在图7中所述纵向场板覆盖区主要位于位置AA到位置DD之间的区域。在SGT器件工作时在所述漏区到所述沟道区10的方向上即从位置BB向位置AA的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅4组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅4之间呈横向电压逐渐降低的结构。和图1中相同，图7中的位置AA为漂移区顶部也即沟道区10的底部位置，位置BB对应于漂移区的底部也即所述第一外延层2的底部位置和所述半导体衬底1正面表面位置，位置CC对应于所述半导体衬底
1的背面表面位置；位置DD对应沟槽的底部表面也即底部氧化层3的底部表面位置。

[0101] 在所述纵向场板覆盖区中叠加有一个第一导电类型的离子注入区，所述离子注入区的位置和掺杂浓度请参考图8的曲线301所示，由曲线301可知，所述离子注入区在不增加外延工艺难度的条件下在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅4之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。同时，由于第一导电类型掺杂峰值区还能在由沟道区10和漂移区形成的体二极管反向恢复时形成一个空穴和电子注入的阻挡层，能降低体二极管反向恢复时的Irrm和Qrr。

[0102] 本发明实施例中，所述离子注入区通过在所述沟槽形成前采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度；这种离子注入的情形对应于图9所示，图9中标记302对应于形成所述离子注入区的全面离子注入，离子注入前需要在第一外延层2表面形成牺牲氧化层，之后再去除所述牺牲氧化层。此时，图9中标记302对应的所述离子注入区的离子注入的注入能量为 500KeV～2MeV，注入剂量为-2 -21e12cm ～4e12cm 。

[0103] 在其它实施例中也能为：所述离子注入区通过在所述沟槽形成后，所述沟槽填充之前采用全面的且带倾角的离子注入实现；这种离子注入的情形对应于图10所示，图10中标记303表示沟槽，标记304对应于形成所述离子注入区的全面的且带倾角的离子注入。此时，图10中标记304对应的所述离子注入区的离子注入的注入能量为50KeV～100KeV，注入剂量为1e12cm-2～4e12cm-2。和标记302的离子注入相比，标记304的离子注入的注入能量会更低，原因为离子注入304能直接从沟槽303的侧面注入。

[0104] 在其它实施例中还能为：所述离子注入区通过在所述沟槽填充后采用全面的离子注入实现，通过调节所述离子注入的注入能量使所述离子注入区注入到所需要的深度；如所述沟道区10通常是采用离子注入形成，所述离子注入区的离子注入可以放在所述沟道区10的离子注入之前或之后进行。此时，所述离子注入区的离子注入的注入能量为500KeV～
2MeV，注入剂量为1e12cm-2～4e12cm-2。

[0105] 本发明实施例中，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

[0106] 本发明实施例器件根据SGT器件的纵向方向上漏极电压在外延层中分布值以及这些分布值和屏蔽多晶硅4之间的固定电压形成的横向电压差的分布的特征对外延层的掺杂进行了特别的设计，主要是在外延层即第一外延层2的本体掺杂浓度采用均匀掺杂结构，这样，第一外延层2的外延工艺简单，从而能减少外延工艺难度。

[0107] 而在被屏蔽多晶硅4侧面覆盖的纵向场板覆盖区的第一外延层2中叠加了一个第一导电类型的离子注入区，离子注入区能在不增加外延工艺难度的条件下在纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足SGT器件工作时要保证对应纵向位置的纵向场板覆盖区和屏蔽多晶硅4之间横向电压完全耗尽，从而能实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0108] 另外离子注入区引入一个第一导电类型掺杂峰值区还能实现降低器件的体二极管的反向恢复的最大反向恢复电流(Irrm)和反向恢复电荷(Qrr)，原因为：沟道区 10和漂移区之间形成的体二极管导通时，掺杂浓度在体内存在一个峰值，会形成一个电子和空穴的势垒阻挡层,从而可以降低电子和空穴的注入，从而可以降低反向恢复的Irrm和Qrr，这种降低Irrm和Qrr的技术效果是现有渐变式外延即图4和图5对应的外延或者两次外延即图6所示的外延所不具有的。

[0109] 本发明第一实施例SGT器件的制造方法包括如下步骤：

[0110] 步骤一、提供第一导电类型重掺杂的半导体衬底1。较佳为，所述半导体衬底1 为硅衬底，后续形成的第一外延层2为硅外延层。

[0111] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底1表面形成第一导电类型轻掺杂的第一外延层2。

[0112] 步骤三、在所述第一外延层2的表面形成牺牲氧化层；如图9所示，采用全面的第一导电类型的离子注入在所述第一外延层2的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0113] 较佳为，所述离子注入区的离子注入的注入能量为500KeV～2MeV，注入剂量为 -2 -21e12cm ～4e12cm 。

[0114] 形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅4和多晶硅栅6。

[0115] 步骤四、在所述第一外延层2的表面形成第二导电类型掺杂的沟道区10，被所述多晶硅栅6侧面覆盖的所述沟道区10的表面用于形成沟道。

[0116] 步骤五、在所述沟道区10的表面形成第一导电类型重掺杂的源区12。

[0117] 步骤六、对所述半导体衬底1进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区10的底部到所述漏区之间所述第一外延层2组成。

[0118] 所述纵向场板覆盖区为位于所述沟道区10的底部且被所述屏蔽多晶硅4侧面覆盖的所述第一外延层2；在SGT器件工作时在所述漏区到所述沟道区10的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅4组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅4之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅4之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0119] 本发明第三实施例方法中，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

[0120] 本发明第二实施例SGT器件的制造方法包括如下步骤：

[0121] 步骤一、提供第一导电类型重掺杂的半导体衬底1。较佳为，所述半导体衬底1 为硅衬底，后续形成的第一外延层2为硅外延层。

[0122] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底1表面形成第一导电类型轻掺杂的第一外延层2。

[0123] 步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅4和多晶硅栅6。

[0124] 步骤四、在所述第一外延层2的表面形成第二导电类型掺杂的沟道区10，被所述多晶硅栅6侧面覆盖的所述沟道区10的表面用于形成沟道。

[0125] 在形成所述沟道区10之前或之后采用全面的第一导电类型的离子注入在所述第一外延层2的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0126] 较佳为，所述离子注入区的离子注入的注入能量为500KeV～2MeV，注入剂量为 -2 -21e12cm ～4e12cm 。

[0127] 步骤五、在所述沟道区10的表面形成第一导电类型重掺杂的源区12。

[0128] 步骤六、对所述半导体衬底1进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区10的底部到所述漏区之间所述第一外延层2组成。

[0129] 所述纵向场板覆盖区为位于所述沟道区10的底部且被所述屏蔽多晶硅4侧面覆盖的所述第一外延层2；在SGT器件工作时在所述漏区到所述沟道区10的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅4组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅4之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅4之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0130] 本发明第三实施例方法中，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

[0131] 本发明第三实施例SGT器件的制造方法包括如下步骤：

[0132] 步骤一、提供第一导电类型重掺杂的半导体衬底1。较佳为，所述半导体衬底1 为硅衬底，后续形成的第一外延层2为硅外延层。

[0133] 步骤二、采用均匀掺杂的外延工艺在所述半导体衬底1表面形成第一导电类型轻掺杂的第一外延层2。

[0134] 步骤三、形成栅极结构，所述栅极结构包括沟槽，填充于所述沟槽中的屏蔽多晶硅4和多晶硅栅6。

[0135] 如图10所示，在所述沟槽303形成后以及所述沟槽30填充之前采用全面的且带倾角的第一导电类型的离子注入在所述第一外延层2的纵向场板覆盖区中形成离子注入区，所述离子注入区在所述纵向场板覆盖区中引入一个第一导电类型掺杂峰值区。

[0136] 较佳为，所述离子注入区的离子注入的注入能量为50KeV～100KeV，注入剂量为 -2 -21e12cm ～4e12cm 。

[0137] 步骤四、在所述第一外延层2的表面形成第二导电类型掺杂的沟道区10，被所述多晶硅栅6侧面覆盖的所述沟道区10的表面用于形成沟道。

[0138] 步骤五、在所述沟道区10的表面形成第一导电类型重掺杂的源区12。

[0139] 步骤六、对所述半导体衬底1进行背面减薄并形成第一导电类型重掺杂的漏区；漂移区由所述沟道区10的底部到所述漏区之间所述第一外延层2组成。

[0140] 所述纵向场板覆盖区为位于所述沟道区10的底部且被所述屏蔽多晶硅4侧面覆盖的所述第一外延层2；在SGT器件工作时在所述漏区到所述沟道区10的方向上所述纵向场板覆盖区的电压逐渐降低，由所述屏蔽多晶硅4组成的纵向场板的电压不变，使得所述纵向场板覆盖区和所述屏蔽多晶硅4之间呈横向电压逐渐降低的结构；所述第一导电类型掺杂峰值区的掺杂浓度满足所述SGT器件工作时要保证对应纵向位置的所述纵向场板覆盖区和所述屏蔽多晶硅4之间横向电压完全耗尽，实现在不影响器件的击穿电压的条件下降低器件的导通电阻。

[0141] 本发明第三实施例方法中，所述SGT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述SGT器件为P型器件，第一导电类型为P型，第二导电类型为N型。

[0142] 下面以一个具有参数的40V的SGT为例来和现有SGT器件进行相应的仿真比较，现说明如下：

[0143] 40V的SGT，正常使用的第一外延层2的厚度为4μm，电阻率为0.16Ω*cm，对应的掺杂浓度为4e16cm-3。

[0144] 为了在均匀掺杂的第一外延层2上面实现掺杂浓度的峰值，这里介绍如下几种可以选择的方法：

[0145] 第一种仿真结构是采用本发明第一实施例方法形成的结构：即在做完所述第一外延层2后，进行图9所示的普打。注入的是磷，能量可以是500KeV～2MeV之间，剂量可以是1e12cm-2到4e12cm-2之间。接下来的工艺，同传统的SGT工艺流程。

[0146] 第二种仿真结构是采用本发明第三实施例方法形成的结构：如图10所示，即在挖完沟槽303以后，进行填充前进行带角度的注入，注入角度可以是从20度～40度，注入的能量通常是在50KeV～100KeV，剂量在1e12cm-2～4e12cm-2之间。

[0147] 第三种仿真结构为采用现有方法形成的器件，也即第一外延层2为均匀掺杂且不进行本发明实施例的离子注入。

[0148] 对上面3种结构进行TCAD仿真可以发现，本发明实施例方法形成的器件能明显增加第一外延层2的体内的掺杂浓度，形成一个第一外延层2的掺杂浓度的峰值，从而能更好的改善器件的比导通电阻和降低体二极管反向恢复过程中的Irrm和Qrr。

[0149] 注意：结构仿真可以看出，第三种现有结构在原始的均匀掺杂的第一外延层2在完成整个SGT工艺以后，在第一外延层2的体内掺杂浓度也会有变高，这是因为底部氧化层3是通过热氧形成的。热氧形成时会吃掉一部分硅。一些硅中的N型杂质如磷会积聚在硅和二氧化硅的界面处。随着工艺的热过程会扩散到体内，从而在靠近底部氧化层3的地方，其掺杂浓度会增加。而更深的体内，积累的底部氧化层3无法扩散过去。从而其掺杂浓度的分布会表现为中间有一个峰值。但是其峰值并不明显。如果底部氧化层3是采用沉积的方法实现，就没有这个效应。

[0150] 具体的TCAD仿真得到的比导通电阻(Rsp)和击穿电压(BV)结果如下面的表一所示：

[0151] 表一

[0152] 器件 Rsp(mΩ*mm2) BV(V)第一种仿真结构 6.84 55.10
第二种仿真结构 6.47 54.26
第三种仿真结构 7.8 51.09

[0153] 从表一可以看出，采用了本发明实施例的技术方案的第一种仿真结构和第二种仿真结构的比导通电阻都比现有的第三种仿真结构的低，且第一种仿真结构和第二种仿真结构的击穿电压还会得到提高。

[0154] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。