一种半金属/半导体肖特基结及其制备方法和肖特基二极管

摘要

本发明涉及电子材料技术领域，具体涉及一种半金属/半导体肖特基结及其制备方法和肖特基二极管。本发明提供的半金属/半导体肖特基结，包括半导体层和半金属层，所述半导体层和半金属层之间形成肖特基接触；其中，形成所述半金属层的化合物为稀土元素与VA族元素组成的化合物。本发明提供的半金属/半导体肖特基结中半导体层和半金属层的界面热稳定性良好，基于所述半金属/半导体肖特基结的肖特基二极管，理想因子约为1.05，噪声等效功率可降低至pW/Hz1/2甚至亚pW/Hz1/2量级，具有更灵敏的探测性能。

权利要求

1.一种半金属/半导体肖特基二极管的制备方法，其特征在于，半金属/半导体肖特基二极管的结构为，底部电极和依次叠层设置的衬底、重掺杂缓冲层、半导体层、半金属层、保护层以及顶部电极，其中，所述底部电极和重掺杂缓冲层之间形成欧姆接触，所述保护层与半金属层之间形成欧姆接触，所述半导体层和半金属层形成所述半金属/半导体肖特基结；形成所述保护层的材料包括金属Al、Mo、W或Ta；采用分子束外延法在衬底上全外延生长得到半金属/半导体肖特基结；具体步骤如下：(1)对(001)晶面的GaAs衬底进行去氧化处理，GaAs衬底的表面温度为600℃，处理时间‑7 ‑8

为15min后，采用分子束外延法，于背景真空度为1×10 ～1×10 torr、580℃条件下，以GaAs衬底为基准，依次外延生长厚度为50‑150nm的GaAs重掺杂缓冲层、厚度为300nm的GaAs浓度梯度层，生长速率为1μm/h，掺杂源为Si，所述GaAs重掺杂缓冲层中掺杂源的含量为1×

18 ‑3 17 ‑3

10 cm ，GaAs浓度梯度层中掺杂源的含量为5×10 cm ；

‑7 ‑8

 (2)采用分子束外延法，于背景真空度为1×10 ～1×10 torr、580℃条件下，在GaAs浓度梯度层上外延生长GaAs半导体层，GaAs半导体层为掺杂半导体层，掺杂源为Si，掺杂源

17 ‑3

的含量为1×10 cm ，厚度为1‑1000nm，生长速率为0.8‑1.2μm/h；

‑7

 (3)以30℃/min的降温速率将所得材料的温度降低到455℃，在背景真空度为1×10‑8

～1×10 torr条件下，采用分子束外延法在所述GaAs半导体层上外延生长ErAs半金属层，厚度为1‑200nm，生长速率为20‑200nm/h；

‑

 (4)以30℃/min的降温速率将所得材料的温度降低到50℃，在背景真空度为5×10

10

Torr以下时，采用分子束外延法在ErAs半金属层表面外延生长金属Al保护层，厚度为50‑

100nm，生长速率为20‑200nm/h；

 (5)采用光刻法确定电极的位置，刻蚀深度至所得材料的GaAs重掺杂缓冲层；采用蒸镀法在金属Al保护层上制备顶部Au电极，在刻蚀出的GaAs重掺杂缓冲层上制备底部Au电极，形成台面结构，并使底部电极和GaAs重掺杂缓冲层之间形成欧姆接触，得到肖特基二极管。

说明书

一种半金属/半导体肖特基结及其制备方法和肖特基二极管

技术领域

[0001] 本发明涉及电子材料技术领域，具体涉及一种半金属/半导体肖特基结及其制备方法和肖特基二极管。

背景技术

[0002] 肖特基二极管广泛应用于高速集成电路和微波技术等领域，其非线性特性可以应用于高频探测以及谐波产生。理想情况下，符合热电子发射理论的肖特基二极管的电流‑电
压特性为

[0003]

[0004]

[0005] 其中，Is为反向饱和电流，q为电荷量(对于电子为‑e，对于空穴为e)，V为肖特基结*
上的外加偏压，k为玻尔兹曼常数，T为温度，A为结面积，A为有效理查逊常数，ΦB为肖特基
势垒。

[0006] 在实际情况下，考虑到其他电流形成机制，如复合电流和隧穿电流，则表达式修正为

[0007]

[0008] 其中，n为理想因子。

[0009] 肖特基二极管的核心部分是金属与半导体接触形成的肖特基结，其中，常用的金属有金(Au)、铝(Al)、镍(Ni)、铂(Pt)、铜(Cu)等。但是，目前大部分肖特基二极管的理想因
1/2
子一般大于1.1，噪声等效功率(NEP)一般为几十到几百pW/Hz 量级。因为传统金属和半导
体材料性质上的差异，导致金属和半导体界面的热稳定性较差，容易形成缺陷、发生界面扩
散和界面反应，从而降低了界面质量。

发明内容

[0010] 本发明的目的在于提供一种半金属/半导体肖特基结及其制备方法和肖特基二极管，本发明提供的半金属/半导体肖特基结中半导体层和半金属层的界面热稳定性良好，基
于所述半金属/半导体肖特基结的肖特基二极管，理想因子约为1.05，噪声等效功率可降低
1/2 1/2
至pW/Hz 甚至亚pW/Hz 量级，具有更灵敏的探测性能。

[0011] 为了实现上述发明目的，本发明提供以下技术方案：

[0012] 本发明提供了一种半金属/半导体肖特基结，包括半导体层和半金属层，所述半导体层和半金属层之间形成肖特基接触；其中，形成所述半金属层的化合物包括稀土元素与
VA族元素组成的化合物。

[0013] 优选地，形成所述半金属层的化合物中，稀土元素包括Er、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Y或Sc。

[0014] 优选地，形成所述半金属层的化合物中，VA族元素包括P、As、Sb或Bi。

[0015] 优选地，形成所述半金属层的化合物包括ErAs、ErSb、GdAs、GdSb、SmAs、SmSb、HoAs、HoSb、EuAs、EuSb、YbAs或YbSb。

[0016] 优选地，所述半导体层为非掺杂半导体层或掺杂半导体层。

[0017] 优选地，形成所述非掺杂半导体层的化合物包括IIIA族元素和VA族元素组成的化合物；IIIA族元素包括Al、Ga和In中的一种或几种，VA族元素包括P、As、Sb和Bi中的一种或
几种。

[0018] 优选地，形成所述掺杂半导体层的化合物包括IIIA族元素和VA族元素组成的化合物，其中，掺杂源包括Si、Te、Be或C；IIIA族元素包括Al、Ga和In中的一种或几种，VA族元素
包括P、As、Sb和Bi中的一种或几种。

[0019] 本发明提供了上述技术方案所述半金属/半导体肖特基结的制备方法，采用分子束外延法在衬底上全外延生长得到半金属/半导体肖特基结。

[0020] 本发明提供了一种肖特基二极管，包括底部电极和依次叠层设置的衬底、重掺杂缓冲层、半导体层、半金属层、保护层以及顶部电极，其中，所述底部电极和重掺杂缓冲层之
间形成欧姆接触，所述保护层与半金属层之间形成欧姆接触，所述半导体层和半金属层形
成上述技术方案所述半金属/半导体肖特基结。

[0021] 优选地，形成所述保护层的材料包括金属Al、Mo、W或Ta。

[0022] 本发明提供了一种半金属/半导体肖特基结，包括半导体层和半金属层，所述半导体层和半金属层之间形成肖特基接触；其中，形成所述半金属层的化合物为稀土元素与VA
族元素组成的化合物(本发明中简称为RE‑VA族化合物)。本发明提供的半金属/半导体肖特
基结采用半金属性质的RE‑VA族化合物替代传统金属，其与形成半导体层的化合物具有较
好的兼容性，晶格失配较小，易于形成低缺陷密度、热稳定性良好的界面；且二者对称性匹
配，RE‑VA族化合物可以浸润(wetting)半导体层的表面，进而形成高质量的半金属/半导体
肖特基结。基于所述半金属/半导体肖特基结的肖特基二极管，理想因子约为1.05，噪声等
1/2 1/2
效功率可降低至pW/Hz 甚至亚pW/Hz 量级，具有更灵敏的探测性能。

[0023] 本发明提供了所述半金属/半导体肖特基结的制备方法，具体是采用分子束外延法在衬底上全外延生长得到半金属/半导体肖特基结。本发明采用分子束外延法制备半金
属/半导体肖特基结，RE‑VA族化合物可以在超高真空条件下原位外延在半导体层上，降低
了界面氧化物形成的可能性，有利于提高界面质量，得到高质量的半金属/半导体肖特基
结；且制备方法操作简单，易于实施。

附图说明

[0024] 图1为本发明中半金属/半导体肖特基结的结构示意图；

[0025] 图2为本发明中肖特基二极管的结构示意图；

[0026] 图3为实施例1所得材料的XRD图；

[0027] 图4为实施例1所得材料中ErAs/GaAs界面的高分辨透射电子显微镜图。

具体实施方式

[0028] 本发明提供了一种半金属/半导体肖特基结，包括半导体层和半金属层，所述半导体层和半金属层之间形成肖特基接触；其中，形成所述半金属层的化合物包括稀土元素与
VA族元素组成的化合物。

[0029] 在本发明中，形成所述半金属层的化合物包括稀土元素与VA族元素组成的化合物(即RE‑VA族化合物)，所述RE‑VA族化合物中，稀土元素(RE)优选包括Er、La、Ce、Pr、Nd、Sm、
Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Y或Sc，更优选为Er、Gd或Sm；VA族元素优选包括P、As、Sb或Bi，
更优选为As或Sb；具体的，所述RE‑VA族化合物优选包括ErAs、ErSb、GdAs、GdSb、SmAs、SmSb、
HoAs、HoSb、EuAs、EuSb、YbAs或YbSb，更优选为ErAs或ErSb。

[0030] 在本发明中，所述半导体层优选为非掺杂半导体层或掺杂半导体层。在本发明中，所述非掺杂指的是非人为的对半导体层进行掺杂，掺杂指的是人为的对半导体层进行掺
杂。

[0031] 在本发明中，形成所述非掺杂半导体层的化合物优选包括IIIA族元素和VA族元素组成的化合物(本发明中简称为IIIA‑VA族化合物)，所述IIIA‑VA族化合物中，IIIA族元素
优选包括Al、Ga和In中的一种或几种，VA族元素优选包括P、As、Sb和Bi中的一种或几种，更
优选包括As和/或Sb；具体的，所述IIIA‑VA族化合物优选包括AlAs、AlSb、GaAs、GaSb、InAs
和InSb中的一种，或者包括由至少两种这些化合物(即AlAs、AlSb、GaAs、GaSb、InAs和InSb)
形成的多元化合物或数字合金(digital alloy)，具体的如所述多元化合物和数字合金的
化学式可以为In1‑x‑yGaxAlyAs(0金具体是指由若干种极薄的半导体层组成的超晶格，例如AlSb和GaSb，这两种材料以几个
原子层的厚度交替设置，整体可以看作一种具有均匀组分的合金，若AlSb的厚度为a，GaSb
的厚度为b，x＝a/(a+b)，则其化学式为AlxGa1‑xSb。

[0032] 在本发明中，形成所述掺杂半导体层的化合物优选包括IIIA族元素和VA族元素组成的化合物，其中，掺杂源优选包括Si、Te、Be或C；IIIA族元素优选包括Al、Ga和In中的一种
或几种，VA族元素优选包括P、As、Sb和Bi中的一种或几种。在本发明中，所述掺杂半导体层
即在非掺杂半导体层基础上掺杂了掺杂源；其中，形成掺杂半导体层的IIIA‑VA族化合物的
具体种类的选择范围优选与形成非掺杂半导体层的IIIA‑VA族化合物一致，在此不再进行
17 ‑3
赘述；所述掺杂半导体层中掺杂源的含量优选不高于1×10 cm 。

[0033] 本发明提供了上述技术方案所述半金属/半导体肖特基结的制备方法，具体是采用分子束外延法在衬底上全外延生长得到半金属/半导体肖特基结(如图1所示，在衬底上
外延生长由半导体层和半金属层形成的半金属/半导体肖特基结)。本发明采用全外延的方
法制备半金属/半导体肖特基结，不需要借助其他镀膜技术也不需要样品转移，有利于提高
半金属/半导体肖特基结的界面质量。在本发明中，本领域技术人员可以根据实际需要确定
制备过程中各相关参数，具体的，会结合后续肖特基二极管进行详细说明。

[0034] 本发明提供了一种肖特基二极管，如图2所示，包括底部电极和依次叠层设置的衬底、重掺杂缓冲层、半导体层、半金属层、保护层以及顶部电极，其中，所述底部电极和重掺
杂缓冲层之间形成欧姆接触，所述保护层与半金属层之间形成欧姆接触，所述半导体层和
半金属层形成上述技术方案所述半金属/半导体肖特基结。

[0035] 本发明提供的肖特基二极管包括衬底。本发明对于所述衬底没有特殊的限定，采用本领域技术人员熟知的衬底即可，具体如GaAs衬底或InP衬底。在本发明中，所述衬底在
使用前优选进行去氧化处理，所述去氧化处理过程中，衬底的表面温度优选为550～650℃，
去氧化处理的时间优选为10～20min；本发明在高温条件下进行去氧化处理，能够有效去除
衬底表面的氧化物，有利于获得高质量的半金属/半导体肖特基结。

[0036] 本发明提供的肖特基二极管包括设置在衬底上的重掺杂缓冲层。在本发明中，所述重掺杂缓冲层能够与底部电极之间形成欧姆接触，保证肖特基二极管能够实现相应的功
能；同时还能够为半金属/半导体肖特基结的生长提供平整的表面，有利于获得高质量的半
金属/半导体肖特基结。

[0037] 本发明优选根据衬底的种类选择重掺杂缓冲层的主体材料，具体的，当采用GaAs衬底时，则重掺杂缓冲层的主体材料优选为GaAs；当采用InP衬底时，则重掺杂缓冲层的主
体材料优选为In0.53Ga0.47As或In0.52Al0.48As。本发明优选根据载流子的类型选择重掺杂缓
冲层中掺杂源的种类，具体的，当载流子为n型(电子)时，掺杂源优选为Si或Te；当载流子为
p型(空穴)时，掺杂源优选为Be或C。在本发明中，所述重掺杂缓冲层中掺杂源的含量优选不
18 ‑3
低于1×10 cm 。

[0038] 本发明提供的肖特基二极管包括依次叠层设置在重掺杂缓冲层上的半导体层和半金属层，所述半导体层和半金属层形成上述技术方案所述半金属/半导体肖特基结。在本
发明中，所述肖特基二极管中的半导体层和半金属层优选与上述技术方案所述半金属/半
导体肖特基结一致，在此不再进行赘述。

[0039] 在本发明中，所述肖特基二极管优选还包括浓度梯度层，所述浓度梯度层设置在所述重掺杂缓冲层和半导体层之间，所述浓度梯度层中掺杂源的含量优选小于重掺杂缓冲
层的掺杂源含量，且大于半导体层的掺杂源含量(半导体层的掺杂源含量即为0～1×
17 ‑3
10 cm )，能够起到过渡作用即可；本发明对于所述浓度梯度层的主体材料和掺杂源种类
没有特殊限定，可以与重掺杂缓冲层一致，也可以不一致。

[0040] 本发明对于所述保护层的材质没有特殊的限定，采用本领域技术人员熟知的材质即可；在本发明中，形成所述保护层的材料优选包括金属Al、Mo、W或Ta；所述保护层能够保
护半金属层不被氧化。

[0041] 本发明对于所述底部电极和顶部电极的材质没有特殊的限定，采用本领域技术人员熟知的材质即可；在本发明中，形成所述底部电极和顶部电极的材料优选包括金属Al、
Au、Pt或Ti/Pt/Au复合多层金属材料。

[0042] 在本发明中，肖特基二极管中各层的厚度没有特殊限定，根据实际需要选择合适的厚度即可；具体的，所述重掺杂缓冲层的厚度优选为50～150nm；所述浓度梯度层的厚度
优选<500nm；所述半导体层的厚度优选为1～1000nm；所述半金属层的厚度优选为1～
200nm；所述保护层的厚度优选为50～100nm。

[0043] 在本发明中，所述肖特基二极管的制备方法优选包括以下步骤：

[0044] 采用分子束外延法在衬底上制备得到含有重掺杂缓冲层、半导体层、半金属层和保护层的材料，其中，所述半导体层和半金属层形成的半金属/半导体肖特基结为上述技术
方案所述半金属/半导体肖特基结，所述保护层与半金属层之间形成欧姆接触；采用光刻法
确定电极的位置，刻蚀深度至所得材料的重掺杂缓冲层；采用蒸镀法在保护层上制备顶部
电极；在刻蚀出的重掺杂缓冲层上制备底部电极，形成台面结构，并使底部电极和重掺杂缓
冲层之间形成欧姆接触，得到肖特基二极管。

[0045] 在本发明中，当所述肖特基二极管中包括浓度梯度层时，所述浓度梯度层优选是通过分子束外延法制备得到。

[0046] 本发明对于制备肖特基二极管所用分子束外延法的具体操作方式没有特殊的限定，采用本领域技术人员熟知的方式即可；具体的，外延生长所述重掺杂缓冲层和浓度梯度
‑7 ‑10
层的温度独立地优选为500～600℃，背景真空度独立地优选为1×10 ～1×10 torr，生长
速率独立地优选为0.8～1.2μm/h；外延生长所述半导体层的温度优选为500～600℃，背景
‑7 ‑10
真空度优选为1×10 ～1×10 torr，生长速率优选为0.8～1.2μm/h；外延生长所述半金属
‑7 ‑10
层的温度优选为400～500℃，背景真空度优选为1×10 ～1×10 torr，生长速率优选为20
‑10
～200nm/h；外延生长所述保护层的温度优选<100℃，背景真空度优选为5×10 Torr以下，
生长速率优选为20～200nm/h。

[0047] 本发明对于所述光刻法和蒸镀法的具体操作方式没有特殊的限定，采用本领域技术人员熟知的方式即可。

[0048] 在本领域中，二极管中的噪声主要来源于半金属层与半导体层之间的界面，界面处的缺陷形成的缺陷能级如果在费米能级附近，在二极管运行过程中会不断释放或捕获电
子，形成充放电流，进而形成噪声。理想情况下，根据热电子发射理论得到的电压‑电流关系
中，理想因子n＝1，类似地，这些缺陷会引入其他形式的电流，如隧穿电流和复合电流，造成
理想因子n>1。而本发明中，半金属/半导体肖特基结中半金属层采用了RE‑VA族化合物，因
其能带发生重叠从而比半导体具有更多的自由电子，具有金属性质，与传统的金属材料(如
Al、Au)相比，RE‑VA族化合物(如ErAs、ErSb、GdAs、SmSb等)为NaCl晶体结构，与IIIA‑VA族化
合物的晶格常数相近[如ErAs 和GaAs ]，对称性匹配，浸润性较好，有利
于形成晶格匹配界面清晰的单晶薄膜；传统的金属材料与IIIA‑VA族半导体材料性质差异
较大，多形成岛状的多晶结构，在界面处容易存在互扩散等问题，导致界面质量差；同时，本
发明中RE‑VA族半金属层与IIIA‑VA族半导体层的生长条件的兼容性较好(生长温度约为
‑7 ‑10
400～600℃)，采用分子束外延技术，在超高真空(10 ～10 torr)条件下将半金属层原位
外延生长于半导体层上，这种全外延的制备方法可以避免半导体层表面接触空气形成氧化
物，有利于减少界面处的悬挂键、偏析相等缺陷，获得平整的共格界面；而传统的工艺中多
采用非外延手段(如蒸镀、溅射等)，界面处会形成很多缺陷，尤其是界面氧化物，导致界面
质量差。

[0049] 在本发明中，半金属/半导体肖特基结中半金属层采用了RE‑VA族化合物，使半金属/半导体肖特基结具有很高的界面质量，能够大幅度减少界面缺陷，从而提高了调控肖特
基势垒的能力；另外，通过调节半导体层的组成、终止面的类型(所述终止面指半导体层生
长结束时的原子面，终止面的类型是指其组成和晶面结构)以及半导体层中掺杂源的种类
和浓度等因素，也可以调控肖特基势垒高度，进而能够使肖特基二极管适应不同环境需要。

[0050] 下面将结合本发明中的实施例，对本发明中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实
施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属
于本发明保护的范围。

[0051] 实施例1

[0052] (1)对(001)晶面的GaAs衬底进行去氧化处理15min，去氧处理过程中，GaAs衬底的表面温度为600℃；

[0053] (2)采用分子束外延法，于背景真空度为1×10‑7～1×10‑8torr、580℃条件下在GaAs衬底上外延生长GaAs半导体层(为非掺杂半导体层，即不含掺杂源)，厚度为100nm，生
长速率为1μm/h；

[0054] (3)以30℃/min的降温速率将所得材料的温度降低到455℃，在背景真空度为1×‑7 ‑8
10 ～1×10 torr条件下，采用分子束外延法在所述GaAs半导体层上外延生长ErAs半金属
层，厚度为125nm，生长速率为170nm/h；

[0055] (4)以30℃/min的降温速率将所得材料的温度降低到50℃，在背景真空度为5×‑10
10 Torr以下时，采用分子束外延法在ErAs半金属层表面外延生长金属Al保护层，厚度为
80nm，生长速率为160nm/h。

[0056] 对本实施例所得材料进行XRD表征，结果如图3所示。由图3可知，所得材料实现了半金属/半导体肖特基结所需的ErAs/GaAs异质结构；通过分子束外延金属Al保护层，可以
有效的防止ErAs半金属层被氧化；ErAs半金属层和金属Al保护层均为高质量的单晶薄膜。

[0057] 图4为本实施例所得材料中ErAs/GaAs界面的高分辨透射电子显微镜图。由图4可知，GaAs与ErAs之间可以形成清晰的平整界面，且晶格在界面处共格。

[0058] 实施例2

[0059] (1)对(001)晶面的GaAs衬底进行去氧化处理(GaAs衬底的表面温度为600℃，处理‑7 ‑8
时间为15min)后，采用分子束外延法，于背景真空度为1×10 ～1×10 torr、580℃条件
下，以GaAs衬底为基准，依次外延生长GaAs重掺杂缓冲层(厚度为100nm)、GaAs浓度梯度层
(厚度为300nm)，生长速率为1μm/h，掺杂源为Si，所述GaAs重掺杂缓冲层中掺杂源的含量为
18 ‑3 17 ‑3
1×10 cm ，GaAs浓度梯度层中掺杂源的含量为5×10 cm ；

[0060] (2)采用分子束外延法，于背景真空度为1×10‑7～1×10‑8torr、580℃条件下在GaAs浓度梯度层上外延生长GaAs半导体层(为掺杂半导体层，掺杂源为Si，掺杂源的含量为
17 ‑3
1×10 cm )，厚度为100nm，生长速率为1μm/h；

[0061] (3)以30℃/min的降温速率将所得材料的温度降低到455℃，在背景真空度为1×‑7 ‑8
10 ～1×10 torr条件下，采用分子束外延法在所述GaAs半导体层上外延生长ErAs半金属
层，厚度为125nm，生长速率为170nm/h；

[0062] (4)以30℃/min的降温速率将所得材料的温度降低到50℃，在背景真空度为5×‑10
10 Torr以下时，采用分子束外延法在ErAs半金属层表面外延生长金属Al保护层，厚度为
80nm，生长速率为160nm/h；

[0063] (5)采用光刻法确定电极的位置，刻蚀深度至所得材料的GaAs重掺杂缓冲层；采用蒸镀法在金属Al保护层上制备顶部电极(材质为Au)，在刻蚀出的GaAs重掺杂缓冲层上制备
底部电极(材质为Au)，形成台面结构，并使底部电极和GaAs重掺杂缓冲层之间形成欧姆接
触，得到肖特基二极管。

[0064] 本实施例制备的肖特基二极管中，半金属/半导体肖特基结中半金属层采用了RE‑VA族化合物，为NaCl晶体结构，与IIIA‑VA族化合物的晶格常数相近，对称性匹配，浸润性
好，有利于形成晶格匹配界面清晰的单晶薄膜；同时，RE‑VA族半金属层与IIIA‑VA族半导体
层的生长条件的兼容性较好，采用分子束外延技术，在超高真空条件下将半金属层原位外
延生长于半导体层上，可以避免半导体层表面接触空气形成氧化物，有利于减少界面处的
悬挂键、偏析相等缺陷，获得平整的共格界面，界面质量好。因此，本实施例制备的基于所述
半金属/半导体肖特基结的肖特基二极管，理想因子约为1.05，噪声等效功率可降低至pW/
1/2 1/2
Hz 甚至亚pW/Hz 量级，具有更灵敏的探测性能。

[0065] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应
视为本发明的保护范围。