一种晶圆级的射频芯片电磁屏蔽封装工艺

摘要

本发明公开了一种晶圆级的射频芯片电磁屏蔽封装工艺，包括如下步骤：101）底座处理步骤、102）顶部处理步骤、103）中间层处理步骤、104）封装步骤；本发提供晶圆级的壳体产量大成本低，适合大规模生产的射频芯片电磁屏蔽封装工艺。

权利要求

1.一种晶圆级的射频芯片电磁屏蔽封装工艺，其特征在于，结构上包括顶层、中间层和底座，具体处理包括如下步骤：

101）底座处理步骤：通过光刻、刻蚀工艺在底座的上表面制作TSV孔，TSV孔直径范围在

1um到1000um，深度在10um到1000um；在底座上方制作绝缘层，绝缘层厚度范围在10nm到

100um之间，绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种；通过电镀铜，使铜金属充满TSV孔，并在200到500度温度下密化，用CMP工艺去除底座表面铜；

对底座的另一面进行减薄，通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出，在露出的铜柱的底座的表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出；

将底座的上下两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到

1000um，绝缘层采用氧化硅或者氮化硅，再通过光刻、电镀工艺在两个表面制作RDL；RDL包括走线、键合和电磁屏蔽用的金属层；接着再次通过光刻、电镀工艺在两个表面制作键合金属即形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜，铝，镍，银，金，锡中的一种或几种，其本身结构为一层或多层，键合金属的厚度范围为10nm到1000um；

102）顶部处理步骤：将顶层进行步骤101）相同的处理，其中RDL只包括走线和键合用的金属层；通过光刻、电镀工艺在顶层表面制作导电柱，导电柱高度高于顶层的厚度，导电柱高度范围在10nm到1000um之间，导电柱采用铜、铝、镍、银、金、锡中的一种或多种，导电柱本身结构为一层或多层；

103）中间层处理步骤：对中间层先进行步骤101）相同的处理，其中RDL只包括走线和键合；再通过光刻、干法刻蚀的工艺制作空腔，空腔采用立方形、倒梯形体、圆柱形或者半球形，其尺寸范围在10um到10000um之间；在空腔内制作绝缘层，在绝缘层上方制作种子层，再电镀铜，使空腔表面电镀一层金属形成金属层，最终只保留空腔四周的金属层；

104）封装步骤：把芯片放置于底座的金属层上，通过晶圆级键合的方式把顶层、中间层和底座键合到一起，切割成单一模组。

2.根据权利要求1所述的一种晶圆级的射频芯片电磁屏蔽封装工艺，其特征在于：在步骤101）中制作RDL后，在RDL表面覆盖绝缘层，并在绝缘层上开窗露出焊盘，RDL用的金属材料为铜，铝，镍，银，金，锡中的一种或者几种，并且本身结构为一层或多层，其厚度范围为

10nm到1000um；其中开窗的直径为10um到10000um。

3.根据权利要求1所述的一种晶圆级的射频芯片电磁屏蔽封装工艺，其特征在于：盖板、中间层、底座都采用统一尺寸，该尺寸大小为4，6，8，12寸中的一种，厚度范围为200um到

2000um，其采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂、聚氨酯材料中的一种。

4.根据权利要求1所述的一种晶圆级的射频芯片电磁屏蔽封装工艺，其特征在于：步骤

104）切割方式采用激光切割或刀具切割。

5.根据权利要求1所述的一种晶圆级的射频芯片电磁屏蔽封装工艺，其特征在于：步骤

104）键合温度在200到500度之间。

说明书

一种晶圆级的射频芯片电磁屏蔽封装工艺

技术领域

[0001] 本发明涉及半导体技术领域，更具体的说，它涉及一种晶圆级的射频芯片电磁屏蔽封装工艺。

背景技术

[0002] 毫米波射频技术在半导体行业发展迅速，其在高速数据通信、汽车雷达、机载导弹跟踪系统以及空间光谱检测和成像等领域都得到广泛应用，预计2018年市场达到11亿美元，成为新兴产业。新的应用对产品的电气性能、紧凑结构和系统可靠性提出了新的要求，对于无线发射和接收系统，目前还不能集成到同一颗芯片上(SOC)，因此需要把不同的芯片包括射频单元、滤波器、功率放大器等集成到一个独立的系统中实现发射和接收信号的功能。

[0003] 传统封装工艺把各种功能芯片和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装系统越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术(系统级封装SIP)运用TSV技术和空腔结构将不同衬底不同功能的芯片集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了功能件的面积并增加了其可靠性，越来越成为该产业未来发展的方向。

[0004] 然而对于通信行业来讲，高频的射频芯片逐渐替代了原来的低频产品，这样射频芯片与射频芯片之间，射频芯片与其他功能芯片之间以及射频系统级模块跟其他射频系统级模块之间的电磁波干扰问题就越来越被重视起来。

[0005] 为了应对这个问题，电磁屏蔽层的增加是目前的主流手段，也是防止电磁波污染所必须的防护手段，一般IC芯片塑胶体是不导电的，对电磁场几乎没有屏蔽作用。目前比较多的是在封装体外面放置金属屏蔽罩，这种方式屏蔽性能好，但是比重大，占用面积大，成本高，且不耐腐蚀。

发明内容

[0006] 本发明克服了现有技术的不足，提供晶圆级的壳体产量大成本低，适合大规模生产的射频芯片电磁屏蔽封装工艺。

[0007] 本发明的技术方案如下：

[0008] 一种晶圆级的射频芯片电磁屏蔽封装工艺，结构上包括顶层、中间层和底座，具体处理包括如下步骤：

[0009] 101)底座处理步骤：通过光刻、刻蚀工艺在底座的上表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um。在底座上方制作绝缘层，绝缘层厚度范围在10nm到100um之间，绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满TSV孔，并在200到500度温度下密化，用CMP工艺去除底座表面铜。

[0010] 对底座的另一面进行减薄，通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出，在露出的铜柱的底座的表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出。

[0011] 将底座的上下两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅，再通过光刻、电镀工艺在两个表面制作RDL。RDL包括走线、键合和电磁屏蔽用的金属层。接着再次通过光刻、电镀工艺在两个表面制作键合金属即形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜，铝，镍，银，金，锡中的一种或几种，其本身结构为一层或多层，键合金属的厚度范围为10nm到1000um。

[0012] 102)顶部处理步骤：将顶层进行步骤101)相同的处理，其中RDL只包括走线和键合。通过光刻、电镀工艺在顶层表面制作导电柱，导电柱高度高于顶层的厚度，导电柱高度范围在10nm到1000um之间，导电柱采用铜、铝、镍、银、金、锡中的一种或多种，导电柱本身结构为一层或多层。

[0013] 103)中间层处理步骤：对中间层先进行步骤101)相同的处理，其中RDL只包括走线和键合。再通过光刻、干法刻蚀的工艺制作空腔，空腔采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，空腔的尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度。然后通过研磨工艺把空腔的另一面去除露出空腔底部，通过湿法刻蚀的方式蚀刻掉空腔底部的金属，只保留空腔四周的金属层。

[0014] 104)封装步骤：把芯片放置于底座的金属层上，通过晶圆级键合的方式把顶层、中间层和底座键合到一起，切割成单一模组。

[0015] 进一步的，在步骤101)中制作RDL后，在RDL表面覆盖绝缘层，并在绝缘层上开窗露出焊盘的空间，RDL用的金属材料为铜，铝，镍，银，金，锡中的一种或者几种，并且本身结构为一层或多层，其厚度范围为10nm到1000um。其中开窗的直径为10um到10000um。

[0016] 进一步的，盖板、中间层、底座都采用统一尺寸，该尺寸大小为4，6，8，12寸中的一种，厚度范围为200um到2000um，其采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂、聚氨酯材料中的一种。

[0017] 进一步的，步骤104)切割位置位于凹坑填铜位置的中间，切割方式采用激光切割或刀具切割。

[0018] 进一步的，步骤104)键合温度在200到500度之间。

[0019] 本发明相比现有技术优点在于：本发明通过晶圆级工艺制作出带有金属屏蔽层的壳体，通过把射频芯片镶嵌在壳体的方式达到对其电磁波屏蔽的效果，且晶圆级工艺制作出的壳体产量大成本低，适合大规模生产。

附图说明

[0020] 图1为本发明的底座制作TSV孔结构图。

[0021] 图2为本发明的底座制作RDL结构图。

[0022] 图3为本发明的顶层制作TSV孔、RDL结构图。

[0023] 图4为本发明的顶层制作导电柱的结构图。

[0024] 图5为本发明的中间层制作TSV孔结构图。

[0025] 图6为本发明的中间层处理后的结构图。

[0026] 图7为本发明的封装后的剖面图。

[0027] 图中标识：底座101、底座TSV孔102、底座金属层103、顶层201、顶层TSV孔202、顶层金属层203、导电柱204、中间层301、空腔302、中间层金属层303。

具体实施方式

[0028] 下面详细描述本发明的实施方式，其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明而不能作为对本发明的限制。

[0029] 本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样的定义，不会用理想化或过于正式的含义来解释。

[0030] 各实施方式中提到的有关于步骤的标号，仅仅是为了描述的方便，而没有实质上先后顺序的联系。各具体实施方式中的不同步骤，可以进行不同先后顺序的组合，实现本发明的发明目的。

[0031] 下面结合附图和具体实施方式对本发明进一步说明。

[0032] 如图1至7所示，一种晶圆级的射频芯片电磁屏蔽封装工艺，结构上包括顶层201、中间层301和底座101，盖板、中间层301、底座101都采用统一尺寸，该尺寸大小为4，6，8，12寸中的一种，厚度范围为200um到2000um。盖板、中间层301、底座101一般都采用硅片，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。具体处理包括如下步骤：

[0033] 101)底座101处理步骤：通过光刻、刻蚀工艺在底座101的上表面制作底座TSV孔102，底座TSV孔102直径范围在1um到1000um，深度在10um到1000um。在底座101上方制作绝缘层，通过沉积氧化硅或者氮化硅等来制作绝缘层，或者直接热氧化来形成绝缘层，绝缘层厚度范围在10nm到100um之间，绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满底座TSV孔102，并在200到500度温度下密化，用CMP工艺去除底座101表面铜。即铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除，或者硅片表面绝缘层进行保留。

[0034] 对底座101的另一面进行减薄，通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出，在露出的铜柱的底座101的表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出。

[0035] 将底座101的上下两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅，再通过光刻、电镀工艺在两个表面制作RDL。
RDL包括走线、键合和电磁屏蔽用的底座金属层103。制作RDL后，在RDL表面覆盖绝缘层，并在绝缘层上开窗露出焊盘的空间，RDL用的金属材料为铜，铝，镍，银，金，锡中的一种或者几种，并且本身结构为一层或多层，其厚度范围为10nm到1000um。其中开窗的直径为10um到
10000um。

[0036] 接着再次通过光刻、电镀工艺在两个表面制作键合金属即形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜，铝，镍，银，金，锡中的一种或几种，其本身结构为一层或多层，键合金属的厚度范围为10nm到1000um。

[0037] 以上方式也可以先做第一面RDL后，再对TSV晶圆的第二面进行减薄和沉积绝缘层，然后再做RDL。其中在制作底座TSV孔102的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻、干法刻蚀工艺开窗，使RDL和底座TSV孔102的铜柱一端连接。通过光刻、电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。

[0038] 102)顶部处理步骤：将顶层201进行步骤101)相同的处理，其中RDL只包括走线和键合。具体即如图3所示，通过光刻，刻蚀工艺在顶层201晶圆表面制作顶层TSV孔202，顶层TSV孔202直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。

[0039] 通过电镀铜，使铜金属充满顶层TSV孔202，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。

[0040] 对顶层201晶圆没有制作金属工艺的一面进行减薄，通过研磨，湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。

[0041] 在顶层201硅片的两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作RDL。
RDL包括走线和键合功能，同时RDL还包括了电磁屏蔽用的大面积顶层金属层203。

[0042] 也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。

[0043] 通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。

[0044] 以上处理方式也可以先做第一面RDL后，再对顶层201的第二面进行减薄和沉积绝缘层，然后再做RDL，过程如下：在制作顶层TSV孔202的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和顶层TSV孔202的铜柱一端连接。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。

[0045] 通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。

[0046] 从而形成此处焊盘和RDL是一面的，位于顶层TSV孔202的铜柱露出的一端。

[0047] 然后再通过光刻、电镀工艺在顶层201表面制作导电柱204，导电柱204高度高于顶层201的厚度，导电柱204高度范围在10nm到1000um之间，导电柱204采用铜、铝、镍、银、金、锡中的一种或多种，导电柱204本身结构为一层或多层。

[0048] 103)中间层301处理步骤：对中间层301先进行步骤101)相同的处理，其中RDL只包括走线和键合。具体即如图5所示，通过光刻、刻蚀工艺在中间层301晶圆表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um。在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。

[0049] 通过电镀铜，使铜金属充满TSV孔，200到500度温度下密化使铜更致密。铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。

[0050] 对中间层301晶圆没有制作金属工艺的一面进行减薄，通过研磨，湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出。在露出的铜柱表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，刻蚀工艺在绝缘层表面开窗，开窗后使铜柱露出。

[0051] 在中间层301硅片的两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。

[0052] 也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。

[0053] 通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。

[0054] 也可以在RDL表面覆盖绝缘层，在绝缘层上开窗露出焊盘。此处RDL金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。焊盘开窗10um到10000um直径。

[0055] 通过光刻，电镀工艺在硅片表面制作键合金属，焊盘高度范围在10nm到1000um，金属可以是铜，铝，镍，银，金，锡等材料，可以是一层也可以是多层，其厚度范围为10nm到1000um。

[0056] 以上方式也可以先做第一面RDL后，再对晶圆的第二面进行减薄和沉积绝缘层，然后再做RDL，过程如下：在制作TSV孔的表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，其材质可以是氧化硅或者氮化硅。通过光刻，干法刻蚀工艺开窗，使RDL和TSV铜柱一端连接。通过光刻，电镀工艺在硅片表面制作RDL。RDL包括走线和键合功能。

[0057] 从而形成此处焊盘和RDL是一面的，位于TSV铜柱露出的一端。

[0058] 然后再通过光刻、干法刻蚀的工艺制作空腔302，空腔302采用立方形、倒梯形、圆柱形或者半球形，其尺寸范围在10um到10000um之间，空腔302的尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度。再如图6所示，在空腔302内通过沉积氧化硅或者氮化硅等制作绝缘层，绝缘层厚度范围在10nm到100um之间。通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等。再电镀铜，使空腔302表面铺满铜金属层，层厚度在100nm到100um之间，铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜。硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除。硅片表面绝缘层也可以保留。然后通过研磨工艺把空腔302的另一面去除露出空腔302底部，通过湿法刻蚀的方式蚀刻掉空腔302底部的金属，只保留空腔302四周的中间层金属层303。

[0059] 104)封装步骤：把芯片放置于底座101的金属层上，通过晶圆级键合的方式把顶层201、中间层301和底座101键合到一起，切割成单一模组。即如图7所示，通过共晶键合的工艺把功能芯片焊接在底座101晶圆的金属层上，此处键合温度范围在200到500度。顶层201晶圆的铜柱跟功能芯片的焊球或通过bump工艺接触并焊接在一起，再切割堆叠晶圆成单一模组。其中切割位置位于凹坑填铜位置的中间，切割方式采用激光切割或刀具切割，其目的是把凹坑中的铜切成两部分，其露出的部分的侧面作为焊接焊盘。

[0060] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。