固态成像元件、固态成像装置和固态成像元件的控制方法转让专利
申请号 : CN201780071518.6
文献号 : CN110024377B
文献日 : 2022-03-18
发明人 : 榊原雅树 , 坂野赖人 , 饭田聡子
申请人 : 索尼半导体解决方案公司
摘要 :
本发明的目的是抑制执行相关双采样处理的固态成像元件的存储容量的增大。像素电路依次生成预定复位电平和与曝光量相对应的多个信号电平。模拟数字转换器将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信号数据输出。运算电路使存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据。
权利要求 :
1.一种固态成像元件，包括：像素电路，其依次生成预定复位电平和与曝光时间相对应的多个信号电平，其中与所述多个信号电平中的每一个相对应的曝光时间彼此不同；
模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信号数据输出；
存储器，其对保存数据进行保存；以及运算电路，其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存相加的数据作为新的保存数据，其中所述运算电路用所述曝光时间中的每一个的比率乘以所述复位数据和所述信号数据，然后计算所述差值。
2.根据权利要求1所述的固态成像元件，其中所述模拟数字转换器将预定数量的所述信号电平中的每一个转换成所述信号数据，并且
所述存储器的容量是底为2的所述预定数量的对数和所述差值的数据大小的总和。
3.根据权利要求1或2所述的固态成像元件，其中所述像素电路生成与所述多个信号电平的数量一样多的所述复位电平，以及所述运算电路在每一次输出所述复位数据时都将所述复位数据和所述保存数据相加，然后使所述存储器保存相加的数据作为新的保存数据。
4.根据权利要求1所述的固态成像元件，其中所述模拟数字转换器根据与所述曝光时间的比率相对应的操作频率转换所述信号电平。
5.根据权利要求1或2所述的固态成像元件，其中所述像素电路包括：
电荷存储部，其存储传输的电荷并生成与所存储的电荷量相对应的电压；
多个光电二极管，其共享所述电荷存储部；以及传输部，其将在所述多个光电二极管中的每一个中通过光电转换生成的所述电荷传输到所述电荷存储部。
6.根据权利要求1所述的固态成像元件，其中所述曝光时间中的每一个的比率是2的幂，以及所述运算电路对所述复位数据和所述信号数据执行移位操作。
7.根据权利要求1或2所述的固态成像元件，其中所述像素电路配置成二维网格图案，以及为每一个所述像素电路设置所述模拟数字转换器。
8.根据权利要求1或2所述的固态成像元件，进一步地包括两个堆叠的半导体基板，其中所述像素电路布置在两个半导体基板中的一个上，以及所述模拟数字转换器和所述存储器布置在所述两个半导体基板中的另一个上。
9.根据权利要求1或2所述的固态成像元件，进一步地包括两个堆叠的半导体基板，其中所述像素电路和所述存储器布置在两个半导体基板中的一个上，以及所述模拟数字转换器布置在所述两个半导体基板中的另一个上。
10.根据权利要求1或2所述的固态成像元件，进一步地包括堆叠的第一、第二和第三半导体基板，
其中所述像素电路布置在所述第一半导体基板上，所述模拟数字转换器布置在所述第二半导体基板上，以及所述存储器布置在所述第三半导体基板上。
11.一种固态成像装置，包括：像素电路，其依次生成预定复位电平和与曝光时间相对应的多个信号电平，其中与所述多个信号电平中的每一个相对应的曝光时间彼此不同；
模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信号数据输出；
存储器，其对保存数据进行保存；
运算电路，其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存相加的数据作为新的保存数据，其中所述运算电路用所述曝光时间中的每一个的比率乘以所述复位数据和所述信号数据，然后计算所述差值；以及数字信号处理单元，其对已经保存的所述保存数据执行预定信号处理。
12.一种固态成像元件的控制方法，所述方法包括：生成过程，依次生成预定复位电平和与曝光时间相对应的多个信号电平，其中与所述多个信号电平中的每一个相对应的曝光时间彼此不同；
模拟数字转换过程，将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信号数据输出；以及
运算操作过程，首先使存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存相加的数据作为新的保存数据，其中用所述曝光时间中的每一个的比率乘以所述复位数据和所述信号数据，然后计算所述差值。
说明书 :
固态成像元件、固态成像装置和固态成像元件的控制方法
技术领域
[0001] 本技术涉及一种固态成像元件、固态成像装置和固态成像元件的控制方法。更具体地，本技术涉及一种执行相关双采样处理的固态成像元件、固态成像装置和固态成像元
件的控制方法。
件的控制方法。
背景技术
[0002] 通常，为了降低复位噪声和固定模式噪声，在固态成像元件中执行相关双采样(CDS)处理。为了在这种CDS处理中对信号电平执行多次采样的目的，提出了一种为每个像
素提供具有与信号电平的采样次数相对应的容量的存储器的固态成像元件(例如，参见非
专利文献1)。在这种固态成像元件中，在CDS处理后的数据是B(B是整数)位并且采样次数是
N(N是2以上的整数)次的情况下，在像素阵列外为每个像素设置N个B位存储器。另外，第n次
采样的数据(n是1到N的整数)被保存在第n个存储器中。此外，固态成像元件将从N个存储器
中的每个存储器读取的数据的平均值作为最终的像素数据输出。
素提供具有与信号电平的采样次数相对应的容量的存储器的固态成像元件(例如，参见非
专利文献1)。在这种固态成像元件中，在CDS处理后的数据是B(B是整数)位并且采样次数是
N(N是2以上的整数)次的情况下，在像素阵列外为每个像素设置N个B位存储器。另外，第n次
采样的数据(n是1到N的整数)被保存在第n个存储器中。此外，固态成像元件将从N个存储器
中的每个存储器读取的数据的平均值作为最终的像素数据输出。
[0003] 引用列表
[0004] 非专利文献
[0005] 非专利文献1：Stuart Kleinfelder,et al.,A 10000Frames/s CMOS Digital Pixel Sensor,IEEE JOURNAL OF SOLID‑STATE CIRCUITS 2001。
发明内容
[0006] 发明要解决的问题
[0007] 在上述的背景技术中，有一个问题是存储器的数量(N)随着采样的次数的增大而增大，并且这导致由这些存储器形成的存储器阵列的存储容量的增大。由于成本和安装面
积随着存储容量的增大而增大，所以期望减小存储容量。
积随着存储容量的增大而增大，所以期望减小存储容量。
[0008] 鉴于这种情况开发了本技术，并且本技术的目的是抑制执行相关双采样处理的固态成像元件中存储容量的增大。
[0009] 问题的解决方案
[0010] 为解决上述问题提供了本技术。本技术的第一方面是固态成像元件及其控制方法，所述固态成像元件包括：像素电路，其依次生成预定复位电平和与曝光量相对应的多个
信号电平；模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复
位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为
信号数据输出；存储器，其对保存数据进行保存；和运算电路，其使所述存储器保存所述复
位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所
述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存所述相加
的数据作为新的保存数据。这种操作产生了以下效果：通过将复位数据和第一次输出的信
号数据之间的差值与第二次及以后输出的信号数据进行相加获得的数据被保存在存储器
中。
信号电平；模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复
位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为
信号数据输出；存储器，其对保存数据进行保存；和运算电路，其使所述存储器保存所述复
位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所
述保存数据和第二次及以后输出的所述信号数据加在一起并使所述存储器保存所述相加
的数据作为新的保存数据。这种操作产生了以下效果：通过将复位数据和第一次输出的信
号数据之间的差值与第二次及以后输出的信号数据进行相加获得的数据被保存在存储器
中。
[0011] 此外，在第一方面，所述模拟数字转换器可以将预定数量的所述信号电平中的每一个转换成所述信号数据，并且所述存储器的容量可以是底为2的所述预定数量的对数和
上述差值的数据大小的总和。这种操作产生了以下效果：数据被保存在容量为底为2的预定
数量的对数和差值的数据大小的总和的存储器中。
上述差值的数据大小的总和。这种操作产生了以下效果：数据被保存在容量为底为2的预定
数量的对数和差值的数据大小的总和的存储器中。
[0012] 另外，在第一方面，所述像素电路可以生成与所述多个信号电平的数量一样多的所述复位电平，以及所述运算电路可以在每一次输出所述复位数据时都将所述复位数据和
所述保存数据相加，然后可以使所述存储器保存所述相加的数据作为新的保存数据。这种
操作产生了以下效果：存储器由通过每一次输出复位数据时都用通过将复位数据和保存数
据相加获得的数据更新存储器。
所述保存数据相加，然后可以使所述存储器保存所述相加的数据作为新的保存数据。这种
操作产生了以下效果：存储器由通过每一次输出复位数据时都用通过将复位数据和保存数
据相加获得的数据更新存储器。
[0013] 另外，在第一方面，与所述多个信号电平中的每一个相对应的曝光时间可以被设定为彼此不同，并且所述像素电路可以生成一个所述复位电平。这种操作产生了以下效果：
复位电平的转换次数是一次。
复位电平的转换次数是一次。
[0014] 此外，在第一方面，所述模拟数字转换器可以以与所述曝光时间的比率相对应的操作频率转换所述信号电平。这种操作产生了以下效果：以与曝光时间的比率相对应的操
作频率转换信号电平。
作频率转换信号电平。
[0015] 另外，在第一方面，所述像素电路可以包括：电荷存储部，其存储传输的电荷并生成与所存储的电荷量相对应的电压；多个光电二极管，其共享所述电荷存储部；和传输部，
其将在所述多个光电二极管中的每一个中通过光电转换生成的所述电荷传输到所述电荷
存储部。这种操作产生了以下效果：由共享电荷存储部的像素电路生成电压。
其将在所述多个光电二极管中的每一个中通过光电转换生成的所述电荷传输到所述电荷
存储部。这种操作产生了以下效果：由共享电荷存储部的像素电路生成电压。
[0016] 此外，在第一方面，与所述多个信号电平中的每一个相对应的曝光时间可以被设定为彼此不同，并且所述运算电路可以用所述曝光时间中的每一个的比率乘以所述复位数
据和所述信号数据，然后可以计算所述差值。这种操作产生了以下效果：复位数据和信号数
据与曝光时间中的每一个的比率相乘。
据和所述信号数据，然后可以计算所述差值。这种操作产生了以下效果：复位数据和信号数
据与曝光时间中的每一个的比率相乘。
[0017] 另外，在第一方面，所述曝光时间中的每一个的比率可以是2的幂，并且所述运算电路可以对所述复位数据和所述信号数据执行移位操作。这种操作产生了以下效果：对复
位数据和信号数据执行移位操作。
位数据和信号数据执行移位操作。
[0018] 另外，在第一方面，所述像素电路可以设置成二维网格图案，以及可以为每一个所述像素电路配置所述模拟数字转换器。这种操作产生了以下效果：数据保存在为每一个像
素电路配置的存储器中。
素电路配置的存储器中。
[0019] 此外，在第一方面，所述固态成像元件可以进一步地包括两个堆叠的半导体基板，其中所述像素电路可以布置在所述两个半导体基板中的一个上，并且所述模拟数字转换器
和所述存储器可以布置在所述两个半导体基板中的另一个上。这种操作产生了以下效果：
在两个堆叠的半导体基板的一个上生成电压并且在另一个基板上执行数据保存和AD转换。
和所述存储器可以布置在所述两个半导体基板中的另一个上。这种操作产生了以下效果：
在两个堆叠的半导体基板的一个上生成电压并且在另一个基板上执行数据保存和AD转换。
[0020] 此外，在第一方面，所述固态成像元件可以进一步地包括两个堆叠的半导体基板，其中所述像素电路和所述存储器可以布置在所述两个半导体基板中的一个上，并且所述模
拟数字转换器可以布置在所述两个半导体基板中的另一个上。这种操作产生了以下效果：
数据保存在两个堆叠的半导体基板的一个上并且在另一个基板上执行AD转换。
拟数字转换器可以布置在所述两个半导体基板中的另一个上。这种操作产生了以下效果：
数据保存在两个堆叠的半导体基板的一个上并且在另一个基板上执行AD转换。
[0021] 另外，在第一方面，所述固态成像元件可以进一步地包括堆叠的第一、第二和第三半导体基板，其中所述像素电路可以布置在所述第一半导体基板上，所述模拟数字转换器
可以布置在所述第二半导体基板上，以及所述存储器可以布置在所述第三半导体基板上。
这种操作产生了以下效果：在第一半导体基板上生成电压，在第二半导体基板上执行AD转
换，以及在第三半导体基板上保存数据。
可以布置在所述第二半导体基板上，以及所述存储器可以布置在所述第三半导体基板上。
这种操作产生了以下效果：在第一半导体基板上生成电压，在第二半导体基板上执行AD转
换，以及在第三半导体基板上保存数据。
[0022] 此外，本技术的第二方面是固态成像元件及其控制方法，所述固态成像元件包括：像素电路，其依次生成第一和第二复位电平以及与曝光量相对应的第一和第二信号电平；
模拟数字转换器，其以预定分辨率将所述第一复位电平和所述第二信号电平分别转换成第
一复位数据和第二信号数据并且以比所述预定分辨率高的分辨率将所述第二复位电平和
所述第一信号电平分别转换成第二复位数据和第一信号数据；相关双采样处理单元，其获
得所述第一复位数据和所述第二信号数据之间的差值作为第一像素数据以及获得所述第
二复位数据和所述第一信号数据之间的差值作为所述第二像素数据；第一存储器，其保存
所述第一像素数据；第二存储器，其保存所述第二像素数据；和判定单元，其判定所述保存
的第二像素数据的值是否高于预定值并且在所述第二像素数据的值高于所述预定值的情
况下输出所述保存的第一像素数据以及在所述第二像素数据的值低于所述预定值的情况
下输出所述第二像素数据。这种操作产生了以下效果：在第二像素数据的值比预定值高的
情况下输出第一像素数据以及在第二像素数据的值比预定值低的情况下输出第二像素数
据。
模拟数字转换器，其以预定分辨率将所述第一复位电平和所述第二信号电平分别转换成第
一复位数据和第二信号数据并且以比所述预定分辨率高的分辨率将所述第二复位电平和
所述第一信号电平分别转换成第二复位数据和第一信号数据；相关双采样处理单元，其获
得所述第一复位数据和所述第二信号数据之间的差值作为第一像素数据以及获得所述第
二复位数据和所述第一信号数据之间的差值作为所述第二像素数据；第一存储器，其保存
所述第一像素数据；第二存储器，其保存所述第二像素数据；和判定单元，其判定所述保存
的第二像素数据的值是否高于预定值并且在所述第二像素数据的值高于所述预定值的情
况下输出所述保存的第一像素数据以及在所述第二像素数据的值低于所述预定值的情况
下输出所述第二像素数据。这种操作产生了以下效果：在第二像素数据的值比预定值高的
情况下输出第一像素数据以及在第二像素数据的值比预定值低的情况下输出第二像素数
据。
[0023] 此外，在第二方面，所述固态成像元件可以进一步地包括像素驱动部，其使所述像素电路以预定灵敏度生成所述第一复位电平和所述第二信号电平以及使所述像素电路以
与预定灵敏度不同的灵敏度生成所述第二复位电平和所述第一信号电平。这种操作产生了
以下效果：改变了灵敏度。
与预定灵敏度不同的灵敏度生成所述第二复位电平和所述第一信号电平。这种操作产生了
以下效果：改变了灵敏度。
[0024] 此外，在第二方面，所述像素电路生成所述第一和第二复位电平以及所述第一和第二信号电平中的各者作为像素信号，所述模拟数字转换器包括：比较单元，其将具有斜坡
的预定参考信号与所述像素信号进行多次比较并且输出比较结果；以及数据存储单元，其
将由所述比较结果中的每一个构成的数据作为所述第一和第二复位数据或者所述第一和
第二信号数据进行存储，并且当所述第二复位电平和所述第一信号电平中的各者比较时的
所述斜坡的坡度可以比当所述第一复位电平和所述第二信号电平中的各者比较时的坡度
平缓。这种操作产生了以下效果：改变了斜坡的坡度。
的预定参考信号与所述像素信号进行多次比较并且输出比较结果；以及数据存储单元，其
将由所述比较结果中的每一个构成的数据作为所述第一和第二复位数据或者所述第一和
第二信号数据进行存储，并且当所述第二复位电平和所述第一信号电平中的各者比较时的
所述斜坡的坡度可以比当所述第一复位电平和所述第二信号电平中的各者比较时的坡度
平缓。这种操作产生了以下效果：改变了斜坡的坡度。
[0025] 此外，在第二方面，所述像素电路可以配置成二维网格图案，可以为每一个所述像素电路配置所述模拟数字转换器，以及所述第二存储器可以由所有的所述像素电路共享。
这种操作产生了以下效果：数据保存在共享的第二存储器中。
这种操作产生了以下效果：数据保存在共享的第二存储器中。
[0026] 此外，本技术的第三方面是固态成像装置，包括：像素电路，其依次生成预定复位电平和与曝光量相对应的多个信号电平；模拟数字转换器，其将所述预定复位电平转换成
数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数
字数据并将所述数字数据作为信号数据输出；存储器，其对保存数据进行保存；运算电路，
其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保
存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并
使所述存储器保存所述相加的数据作为新的保存数据；和数字信号处理单元，其对已经保
存的所述保存数据执行预定信号处理。这种操作产生了以下效果：对通过将复位数据和第
一次输出的信号数据之间的差值与第二次及以后输出的信号数据相加获得的数据执行信
号处理。
数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数
字数据并将所述数字数据作为信号数据输出；存储器，其对保存数据进行保存；运算电路，
其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保
存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信号数据加在一起并
使所述存储器保存所述相加的数据作为新的保存数据；和数字信号处理单元，其对已经保
存的所述保存数据执行预定信号处理。这种操作产生了以下效果：对通过将复位数据和第
一次输出的信号数据之间的差值与第二次及以后输出的信号数据相加获得的数据执行信
号处理。
[0027] 此外，本技术的第四方面是固态成像装置，包括：像素电路，其依次生成第一和第二复位电平以及与曝光量相对应的第一和第二信号电平；模拟数字转换器，其以预定分辨
率将所述第一复位电平和所述第二信号电平分别转换成第一复位数据和第二信号数据并
且以比所述预定分辨率高的分辨率将所述第二复位电平和所述第一信号电平分别转换成
第二复位数据和第一信号数据；相关双采样处理单元，其获得所述第一复位数据和所述第
二信号数据之间的差值作为第一像素数据以及获得所述第二复位数据和所述第一信号数
据之间的差值作为所述第二像素数据；第一存储器，其保存所述第一像素数据；第二存储
器，其保存所述第二像素数据；判定单元，其判定所述保存的第二像素数据的值是否高于预
定值并且在所述第二像素数据的值高于所述预定值的情况下输出所述保存的第一像素数
据以及在所述第二像素数据的值低于所述预定值的情况下输出所述第二像素数据；和数字
信号处理单元，其对所述第一和第二像素数据中的输出数据执行预定信号处理。这种操作
产生了以下效果：在第二像素数据的值比预定值高的情况下对第一像素数据执行信号处理
以及在第二像素数据的值比预定值低的情况下对第二像素数据执行信号处理。
率将所述第一复位电平和所述第二信号电平分别转换成第一复位数据和第二信号数据并
且以比所述预定分辨率高的分辨率将所述第二复位电平和所述第一信号电平分别转换成
第二复位数据和第一信号数据；相关双采样处理单元，其获得所述第一复位数据和所述第
二信号数据之间的差值作为第一像素数据以及获得所述第二复位数据和所述第一信号数
据之间的差值作为所述第二像素数据；第一存储器，其保存所述第一像素数据；第二存储
器，其保存所述第二像素数据；判定单元，其判定所述保存的第二像素数据的值是否高于预
定值并且在所述第二像素数据的值高于所述预定值的情况下输出所述保存的第一像素数
据以及在所述第二像素数据的值低于所述预定值的情况下输出所述第二像素数据；和数字
信号处理单元，其对所述第一和第二像素数据中的输出数据执行预定信号处理。这种操作
产生了以下效果：在第二像素数据的值比预定值高的情况下对第一像素数据执行信号处理
以及在第二像素数据的值比预定值低的情况下对第二像素数据执行信号处理。
[0028] 发明的效果
[0029] 根据本技术，可以实现可以抑制执行相关双采样处理的固态成像元件中存储容量的增大的优异效果。需要指出的是，在此描述的效果是非限制性的。所述效果可以是在本公
开中描述的任意效果。
开中描述的任意效果。
附图说明
[0030] 图1是示出了根据本技术第一实施方案的成像装置的配置示例的框图。
[0031] 图2是示出了根据本技术第一实施方案的固态成像元件的配置示例的框图。
[0032] 图3是示出了根据本技术第一实施方案的像素阵列单元的配置示例的框图。
[0033] 图4是示出了根据本技术第一实施方案的像素的配置示例的框图。
[0034] 图5是示出了根据本技术第一实施方案的像素电路、差分输入电路、电压转换电路和正反馈电路的配置示例的电路图。
[0035] 图6是示出了根据本技术第一实施方案的数据存储单元的配置示例的框图。
[0036] 图7是示出了根据本技术第一实施方案的锁存控制电路的配置示例的框图。
[0037] 图8是示出了根据本技术第一实施方案的锁存电路和双向缓冲器的配置示例的框图。
[0038] 图9是示出了根据本技术第一实施方案的输出单元的配置示例的框图。
[0039] 图10是示出了根据本技术第一实施方案的运算电路和存储器的配置示例的框图。
[0040] 图11是示出了根据本技术第一实施方案的加法电路的配置示例的电路图。
[0041] 图12是示出了根据本技术第一实施方案的对复位电平执行采样处理的示例的时序图。
[0042] 图13是示出了根据本技术第一实施方案的对信号电平执行采样处理的示例的时序图。
[0043] 图14是示出了根据本技术第一实施方案的像素和输出单元的配置示例的框图。
[0044] 图15是示出了在本技术的第一实施方案和比较例中的各者中的CDS处理的图。
[0045] 图16是示出了在本技术的第一实施方案中的CDS处理的示例的流程图。
[0046] 图17是示出了根据本技术第二实施方案的像素电路的配置示例的电路图。
[0047] 图18是示出了根据本技术第三实施方案的运算电路和存储器的配置示例的框图。
[0048] 图19是示出了根据本技术第三实施方案的移位器的配置示例的电路图。
[0049] 图20是示出了根据本技术第三实施方案的像素的驱动示例的时序图。
[0050] 图21是示出了在本技术的第三实施方案中的第一次和第二次的CDS处理的图。
[0051] 图22是示出了在本技术的第三实施方案中的第三次和第四次CDS处理的图。
[0052] 图23是示出了在本技术的第三实施方案和比较例中的各者中的CDS处理的图。
[0053] 图24是示出了根据本技术第四实施方案的对复位电平执行采样处理的示例的时序图。
[0054] 图25是示出了根据本技术第四实施方案的对信号电平执行采样处理的示例的时序图。
[0055] 图26是示出了在本技术的第四实施方案中的包括CDS处理的运算处理的图。
[0056] 图27是示出了根据本技术第五实施方案的输出单元的配置示例的框图。
[0057] 图28是示出了根据本技术第五实施方案的输出单元的处理的图。
[0058] 图29是示出了根据本技术第五实施方案的对复位电平执行采样处理的示例的时序图。
[0059] 图30是示出了根据本技术第五实施方案的对信号电平执行采样处理的示例的时序图。
[0060] 图31是示出了在本技术的第五实施方案中的斜坡的坡度的图。
[0061] 图32是示出了在本技术的第五实施方案中的CDS处理的图。
[0062] 图33是示出了在本技术的第五实施方案中的CDS处理的示例的流程图。
[0063] 图34是示出了根据本技术第六实施方案的像素电路和差分输入电路的配置示例的电路图。
[0064] 图35是示出了根据本技术第六实施方案的对复位电平执行采样处理的示例的时序图。
[0065] 图36是示出了根据本技术第六实施方案的对信号电平执行采样处理的示例的时序图。
[0066] 图37是示出了在本技术的第六实施方案中的CDS处理的图。
[0067] 图38是示出了根据本技术第七实施方案的固态成像元件的堆叠结构的示例的立体图。
[0068] 图39是示出了根据本技术第七实施方案的第一变形例的固态成像元件的堆叠结构的示例的立体图。
[0069] 图40是示出了根据本技术第七实施方案的第二变形例的固态成像元件的堆叠结构的示例的立体图。
[0070] 图41是示出了车辆控制系统的示意性配置示例的框图。
[0071] 图42是示出了车外信息检测器和成像单元的安装位置的示例的说明图。
具体实施方式
[0072] 在下文中，将描述本技术的实施方案(在下文中为实施方案)。将按以下顺序进行描述。
[0073] 1.第一实施方案(在存储器中保存数据的总和的示例)
[0074] 2.第二实施方案(在存储器中保存来自子像素的数据的总和的示例)
[0075] 3.第三实施方案(在存储器中保存具有不同的曝光时间的多个数据的总和的示例)
[0076] 4.第四实施方案(在存储器中保存一个复位数据和多个信号数据的总和的示例)
[0077] 5.第五实施方案(在不同的存储器中保存不同分辨率的两个数据的示例)
[0078] 6.第六实施方案(在不同的存储器中保存不同分辨率和不同灵敏度的两个数据的示例)
[0079] 7.第七实施方案(在堆叠式固态成像元件中的存储器中保存数据的总和的示例)
[0080] 8.移动体的应用示例
[0081] <1.第一实施方案>
[0082] [成像装置的配置示例]
[0083] 图1是示出了根据本技术第一实施方案的成像装置100的配置示例的框图。成像装置100是用来捕获图像数据的装置，并且包括光学单元110、固态成像元件200和数字信号处
理(DSP)电路120。此外，成像装置100包括显示单元130、操作单元140、总线150、帧存储器
160、存储单元170和电源单元180。例如，成像装置100除了如数字静态相机等数字照相机之
外还可以假定实现为具有成像功能的智能手机或者个人计算机。
理(DSP)电路120。此外，成像装置100包括显示单元130、操作单元140、总线150、帧存储器
160、存储单元170和电源单元180。例如，成像装置100除了如数字静态相机等数字照相机之
外还可以假定实现为具有成像功能的智能手机或者个人计算机。
[0084] 光学单元110收集来自被摄体的光并且将收集到的光引导到固态成像元件200。固态成像元件200与垂直同步信号同步地通过光电转换生成图像数据。这里，垂直同步信号是
指示成像时刻的预定频率的周期信号。固态成像元件200将生成的图像数据经由信号线209
提供给DSP电路120。
指示成像时刻的预定频率的周期信号。固态成像元件200将生成的图像数据经由信号线209
提供给DSP电路120。
[0085] DSP电路120对来自固态成像元件200的图像数据执行预定信号处理。DSP电路120将处理过的图像数据经由总线150输出到帧存储器160等。需要指出的是，DSP电路120是在
权利要求书中描述的数字信号处理单元的示例。
权利要求书中描述的数字信号处理单元的示例。
[0086] 显示单元130显示图像数据。例如，显示单元130可以假定实现为液晶面板或者有机电致发光(EL)面板。操作单元140根据用户的操作生成操作信号。
[0087] 总线150是用于光学单元110、固态成像元件200、DSP电路120、显示单元130、操作单元140、帧存储器160、存储单元170和电源单元180之间相互传输数据的公共路径。
[0088] 帧存储器160保存图像数据。存储单元170存储如图像数据等各种数据。电源单元180向固态成像元件200、DSP电路120、显示单元130等供电。
[0089] [固态成像元件的配置示例]
[0090] 图2是示出了根据本技术第一实施方案的固态成像元件200的配置示例的框图。固态成像元件200包括半导体基板201。半导体基板201包括数字模拟转换器(DAC)210和多个
时间码产生器220。半导体基板201进一步地包括垂直驱动电路230、像素阵列单元240、像素
驱动电路250、时序生成电路260和输出单元270。此外，像素阵列单元240包括配置成二维网
格图案的多个像素。
时间码产生器220。半导体基板201进一步地包括垂直驱动电路230、像素阵列单元240、像素
驱动电路250、时序生成电路260和输出单元270。此外，像素阵列单元240包括配置成二维网
格图案的多个像素。
[0091] DAC 210通过数字模拟(DA)转换生成以斜坡状变化的模拟参考信号。DAC 210向像素阵列单元240提供参考信号。
[0092] 时间码产生器220生成时间码。这种时间码表示参考信号以斜坡状变化的时段内的时间。时间码产生器220向像素阵列单元240提供生成的时间码。
[0093] 时序生成电路260生成各种时序信号并且将该信号提供给垂直驱动电路230、输出单元270等。
[0094] 垂直驱动电路230执行控制以与时序信号同步地将在像素中生成的像素数据输出到输出单元270。像素驱动电路250驱动像素。
[0095] 输出单元270对像素数据执行包括CDS处理的信号处理。输出单元270将处理后的像素数据输出到DSP电路120。
[0096] [像素阵列单元的配置示例]
[0097] 图3是示出了根据本技术第一实施方案的像素阵列单元240的配置示例的框图。像素阵列单元240包括多个时间码传输单元241和多个像素300。为每一个时间码产生器220配
置时间码传输单元241。此外，像素300配置成二维网格图案。
置时间码传输单元241。此外，像素300配置成二维网格图案。
[0098] 时间码传输单元241传输来自相应的时间码产生器220的时间码。时间码传输单元241将来自相应的时间码产生器220的时间码传输到像素300，并且进一步地将来自像素300
的时间码作为像素数据传输到输出单元270。像素300生成像素数据。
的时间码作为像素数据传输到输出单元270。像素300生成像素数据。
[0099] [像素的配置示例]
[0100] 图4是示出了根据本技术第一实施方案的像素300的配置示例的框图。像素300包括像素电路310和ADC 320。ADC 320包括比较电路321和数据存储单元360。此外，比较电路
321包括差分输入电路330、电压转换电路340和正反馈电路350。
321包括差分输入电路330、电压转换电路340和正反馈电路350。
[0101] 像素电路310通过光电转换生成复位电平或者信号电平作为像素信号SIG。这里，复位电平是在曝光开始后使浮动扩散(FD)初始化时的电压，以及信号电平是与在曝光结束
时的曝光量相对应的电压。像素电路310向差分输入电路330依次提供复位电平和信号电
平。
时的曝光量相对应的电压。像素电路310向差分输入电路330依次提供复位电平和信号电
平。
[0102] ADC 320将像素信号SIG(复位电平或者信号电平)AD转换成数字数据。在下文中，通过复位电平的AD转换获得的数据将被称为“P相数据”。此外，在下文中，通过信号电平的
AD转换获得的数据将被称为“D‑相数据”。需要指出的是，P相数据是在权利要求书中描述的
复位数据的示例，以及D相数据是在权利要求书中描述的信号数据的示例。
AD转换获得的数据将被称为“D‑相数据”。需要指出的是，P相数据是在权利要求书中描述的
复位数据的示例，以及D相数据是在权利要求书中描述的信号数据的示例。
[0103] 在ADC 320中的差分输入电路330将来自DAC 210的参考信号REF和来自像素电路310的像素信号SIG进行比较。差分输入电路330将表示比较结果的比较结果信号提供给电
压转换电路340。
压转换电路340。
[0104] 电压转换电路340对来自差分输入电路330的比较结果信号的电压进行转换并且将转换的电压输出到正反馈电路350。
[0105] 正反馈电路350将输出的一部分加到输入(比较结果信号)并且将该结果作为输出信号VCO输出到数据存储单元360。
[0106] 数据存储单元360在输出信号VCO反相时保存时间码。数据存储单元360将与复位电平相对应的时间码作为P相数据输出并且将与信号电平相对应的时间码作为D相数据输
出。
出。
[0107] 需要指出的是，虽然为每一个像素电路310设置ADC 320，但是可以为每多个像素电路310设置ADC 320。
[0108] 图5是示出了根据本技术第一实施方案的像素电路310、差分输入电路330、电压转换电路340和正反馈电路350的配置示例的电路图。
[0109] 像素电路310包括复位晶体管311、FD 312、传输晶体管314、光电二极管315和放电晶体管316。例如，N型金属氧化物半导体(MOS)晶体管被用作复位晶体管311、传输晶体管
314和放电晶体管316。
314和放电晶体管316。
[0110] 光电二极管315通过光电转换生成电荷。放电晶体管316根据来自像素驱动电路250的驱动信号OFG对存储在光电二极管315中的电荷进行放电。
[0111] 传输晶体管314根据来自像素驱动电路250的传输信号TX将来自光电二极管315的电荷传输到FD 312。
[0112] FD 312存储传输的电荷并且生成与存储的电荷量相对应的电压。需要指出的是，FD 312是在权利要求书中描述的电荷存储部的示例。
[0113] 复位晶体管311根据来自像素驱动电路250的复位信号RST使FD 312初始化。
[0114] 差分输入电路330包括正沟道MOS(PMOS)晶体管331、334和336以及负沟道MOS(NMOS)晶体管332、333和335。
[0115] NMOS晶体管332和335构成差分对，并且这些晶体管的源极连接到作为公共漏极的NMOS晶体管333的漏极。此外，NMOS晶体管332的漏极连接到PMOS晶体管331的漏极和PMOS晶
体管331及334的栅极。NMOS晶体管335的漏极连接到PMOS晶体管334的漏极、PMOS晶体管336
的栅极和复位晶体管311的漏极。此外，参考信号REF被输入到NMOS晶体管332的栅极。
体管331及334的栅极。NMOS晶体管335的漏极连接到PMOS晶体管334的漏极、PMOS晶体管336
的栅极和复位晶体管311的漏极。此外，参考信号REF被输入到NMOS晶体管332的栅极。
[0116] 预定偏置电压Vb被施加到NMOS晶体管333的栅极，并且预定接地电压被施加到NMOS晶体管333的源极。接地电压VSS比在像素电路310中的NMOS晶体管的基板电位高。
[0117] PMOS晶体管331和334形成电流镜电路。电源电压VDDH被施加到PMOS晶体管331、334和336的源极。电源电压VDDH比电源电压VDDL高。此外，PMOS晶体管336的漏极连接到电
压转换电路340。
压转换电路340。
[0118] 电压转换电路340包括NMOS晶体管341。电源电压VDDL被施加到NMOS晶体管341的栅极。此外，NMOS晶体管341的漏极连接到PMOS晶体管336的漏极，并且NMOS晶体管341的源
极连接到正反馈电路350。
极连接到正反馈电路350。
[0119] 正反馈电路350包括PMOS晶体管351、352、355和356以及NMOS晶体管353、354和357。PMOS晶体管351和352串联连接到电源电压VDDL。此外，来自垂直驱动电路230的驱动信
号INI2被输入到PMOS晶体管351的栅极。PMOS晶体管352的漏极连接到NMOS晶体管341的源
极、NMOS晶体管353的漏极以及PMOS晶体管355和NMOS晶体管354的栅极。
号INI2被输入到PMOS晶体管351的栅极。PMOS晶体管352的漏极连接到NMOS晶体管341的源
极、NMOS晶体管353的漏极以及PMOS晶体管355和NMOS晶体管354的栅极。
[0120] 接地电压被施加到NMOS晶体管353的源极，并且来自垂直驱动电路230的驱动信号INI1被输入到NMOS晶体管353的栅极。
[0121] PMOS晶体管355和356串联连接到电源电压VDDL。此外，PMOS晶体管356的漏极连接到PMOS晶体管352的栅极以及NMOS晶体管354和357的漏极。来自垂直驱动电路230的控制信
号TESTVCO被输入到PMOS晶体管356和NMOS晶体管357的栅极。
号TESTVCO被输入到PMOS晶体管356和NMOS晶体管357的栅极。
[0122] 从NMOS晶体管354和357的漏极输出输出信号VCO。此外，接地电压被施加到NMOS晶体管354和357的源极。
[0123] 需要指出的是，像素电路310、差分输入电路330、电压转换电路340和正反馈电路350中的每一个不限于在图5中示出的电路，只要每一个电路包括在图4中描述的功能即可。
[0124] [数据存储单元的配置示例]
[0125] 图6是示出了根据本技术第一实施方案的数据存储单元360的配置示例的框图。数据存储单元360包括：锁存控制电路370；与D相数据的位数D(D是整数)一样多数量的锁存电
路380；D个双向缓冲器390；和中继器361。锁存控制电路370根据来自垂直驱动电路230的控
制信号xWORD在锁存电路380的任一个中保存输出信号VCO的值(逻辑值“0”或者“1”)。控制
信号xWORD是通过使控制信号WORD反相获得的信号。
路380；D个双向缓冲器390；和中继器361。锁存控制电路370根据来自垂直驱动电路230的控
制信号xWORD在锁存电路380的任一个中保存输出信号VCO的值(逻辑值“0”或者“1”)。控制
信号xWORD是通过使控制信号WORD反相获得的信号。
[0126] 锁存电路380在锁存控制电路370的控制下保存输出信号VCO的值。双向缓冲器390根据来自垂直驱动电路230的控制信号xPRC、写入使能WEN和读取使能REN在相应的锁存电
路380和中继器361之间双向地传输数据。
路380和中继器361之间双向地传输数据。
[0127] 中继器361在双向缓冲器390和时间码传输单元241之间传输时间码。
[0128] [锁存控制电路的配置示例]
[0129] 图7是示出了根据本技术第一实施方案的锁存控制电路370的配置示例的框图。锁存控制电路370包括或非门(NOR gate)371以及反相器372、373和374。
[0130] 或非门371将控制信号xWORD和输出信号VCO的NOR输出到反相器372。反相器372将来自或非门371的输出值反相并且将反相信号作为锁存控制信号T输出到锁存电路380。
[0131] 反相器373将输出信号VCO反相并且将反相信号输出到反相器374。反相器374将来自反相器373的输出值反相并且将反相信号作为锁存输入信号L输出到锁存电路380。
[0132] 需要指出的是，锁存控制电路370不限于在图7中示出的电路，只要它包括相同的功能即可。
[0133] [锁存电路和双向缓冲器的配置示例]
[0134] 图8是示出了根据本技术第一实施方案的锁存电路380和双向缓冲器390的配置示例的框图。锁存电路380包括开关381以及反相器382和383。
[0135] 开关381根据来自锁存控制电路370的锁存控制信号T打开和关闭反相器382和位线LBL之间的路径。位线LBL连接到双向缓冲器390。
[0136] 反相器382根据来自锁存控制电路370的锁存输入信号L将来自反相器383的信号反相。反相器382将反相信号输出到反相器383的输入端子和开关381。
[0137] 反相器383将来自反相器382的信号反相并且将反相信号输出到反相器382的输入端子。
[0138] 双向缓冲器390包括NMOS晶体管391、反相器392和缓冲器393。
[0139] 来自垂直驱动电路230的控制信号xPRC被输入到NMOS晶体管391的栅极。此外，NMOS晶体管391的漏极连接到电源，并且NMOS晶体管391的源极连接到位线LBL。在通过双向
缓冲器390传输数据的情况下控制信号xPRC被设定为低电平，并且位线LBL临时地设定为高
电平。其后，从锁存电路380读取信号。
缓冲器390传输数据的情况下控制信号xPRC被设定为低电平，并且位线LBL临时地设定为高
电平。其后，从锁存电路380读取信号。
[0140] 反相器392根据读取使能REN将来自位线LBL的信号反相并且将反相信号输出到位线MBL以及缓冲器393的输入端子。位线MBL连接到中继器361。
[0141] 缓冲器393根据写入使能WEN将来自反相器392或者位线MBL的信号输出到位线LBL和反相器392的输入端子。
[0142] 需要指出的是，锁存电路380和双向缓冲器390不限于在图8中示出的电路，只要它们具有相同的功能即可。
[0143] [输出单元的配置示例]
[0144] 图9是示出了根据本技术第一实施方案的输出单元270的配置示例的框图。输出单元270包括运算单元271和存储器阵列272。运算单元271包括为每个像素300配置的运算电
路280。此外，存储器阵列272包括为每个像素300设置的存储器273。假设在水平方向上的像
素300的数量是H(H是2以上的整数)并且在垂直方向上的像素300的数量是V(V是2以上的整
数)，那么运算电路280和存储器273各者的数量将是H×V。每一个运算电路280与相互不同
的像素300一对一对应地相关联。另外，存储器273也与相互不同的像素300一对一对应地相
关联。
路280。此外，存储器阵列272包括为每个像素300设置的存储器273。假设在水平方向上的像
素300的数量是H(H是2以上的整数)并且在垂直方向上的像素300的数量是V(V是2以上的整
数)，那么运算电路280和存储器273各者的数量将是H×V。每一个运算电路280与相互不同
的像素300一对一对应地相关联。另外，存储器273也与相互不同的像素300一对一对应地相
关联。
[0145] 运算电路280对来自相应的像素300的数字数据(P相数据或者D相数据)执行CDS处理。在CDS处理中，运算电路280使相应的存储器273保存数据。存储器273将保存的数据作为
像素数据输出到DSP电路120。
像素数据输出到DSP电路120。
[0146] 此外，存储器273的存储容量通过下面的表达式表示。
[0147] Cm＝ROUNDUP(log2N)+B
[0148] 在上述的表达式中，例如，Cm是存储容量，以位为单位。B是P相数据和D相数据之间的差值的位数(即，净像素数据(net pixel data))。N是信号电平的采样次数。ROUNDUP()
是一个使小数向上舍入并返回整数值的函数。
是一个使小数向上舍入并返回整数值的函数。
[0149] 例如，当像素数据的数据大小B是14位并且采样次数N是2时，从上述的表达式可知存储容量Cm将是15位。此外，当像素300的数量是H×V时，作为一个整体的存储器阵列272的
总容量将是Cm×H×V位。
总容量将是Cm×H×V位。
[0150] 需要指出的是，在为K(K是2以上的整数)个像素电路310中的每个像素电路配置ADC 320的情况下，也为K个像素中的每个像素设置运算电路280和存储器273。
[0151] [运算电路和存储器的配置示例]
[0152] 图10是示出了根据本技术第一实施方案的运算电路280和存储器273的配置示例的框图。运算电路280包括选择器281和多级加法电路282。在采样次数N是2的情况下，加法
电路282的级数与像素数据的位数B(例如，14)相同。存储器273包括多个保存1位的存储单
元274。存储单元274的数量是B+1。需要指出的是，在采样次数N是3以上的情况下，加法电路
282的级数和存储器273的存储容量根据次数而增大。
电路282的级数与像素数据的位数B(例如，14)相同。存储器273包括多个保存1位的存储单
元274。存储单元274的数量是B+1。需要指出的是，在采样次数N是3以上的情况下，加法电路
282的级数和存储器273的存储容量根据次数而增大。
[0153] 选择器281根据来自时序生成电路260的减法控制信号SUB选择逻辑值“1”和“0”中的一个并且将选择的值作为进位输入信号Xin[0]的输出到第一级的加法电路282。
[0154] 加法电路282执行求和处理。来自选择器281的进位输入信号Xin[0]和来自相应的像素300的DATA的第0位的DATA[0]被输入到第一级的加法电路282。来自前一级的进位输出
信号Cout[b]和在第b位的DATA[b]被输入到第b(b是从0到B‑1的整数)级的加法电路282。此
外，来自时序生成电路260的初始化信号INI和减法控制信号SUB被输入到所有的加法电路
282。
信号Cout[b]和在第b位的DATA[b]被输入到第b(b是从0到B‑1的整数)级的加法电路282。此
外，来自时序生成电路260的初始化信号INI和减法控制信号SUB被输入到所有的加法电路
282。
[0155] 在第b级的加法电路282使第b个存储单元274保存输出信号Sout[b]。此外，在第b级的加法电路282将进位信号Cout[b]输出到在后级的加法电路282。其后，在最后一级的加
法电路282使最后的存储单元274保存进位输出信号Cout[B‑1]。
法电路282使最后的存储单元274保存进位输出信号Cout[B‑1]。
[0156] [加法电路的配置示例]
[0157] 图11是示出了根据本技术第一实施方案的加法电路282的配置示例的电路图。加法电路282包括反相器283、选择器284和286以及全加器285。
[0158] 反相器283将DATA[0]反相并且将该值提供给选择器284。选择器284根据减法控制信号SUB选择DATA[0]或者来自反相器283的反相值，并且将选择的值输入到全加器285的输
入端子A。
入端子A。
[0159] 选择器286根据初始化信号INI选择保存在相应的存储单元274中的Sout[0]和逻辑值“0”中的一个，并且将选择的值输入到全加器285的输入端子B。
[0160] 全加器285考虑到进位执行相同的二进制数位的的加法。全加器285包括上述的输入端子A和B、输入端子X以及输出端子S和C。进位输入信号Xin[0]被输入到输入端子X。此
外，将输出信号Sout[0]从输出端子S输出到相应的存储单元274。将进位输出信号Cout[0]
从输出端子C输出到在后一级的全加器285的输入端子X。全加器285的真值表与普通的全加
器相似。此外，第二级及以后的加法电路282的配置与第一级的配置相似。
外，将输出信号Sout[0]从输出端子S输出到相应的存储单元274。将进位输出信号Cout[0]
从输出端子C输出到在后一级的全加器285的输入端子X。全加器285的真值表与普通的全加
器相似。此外，第二级及以后的加法电路282的配置与第一级的配置相似。
[0161] 通过在图10和图11中示出的配置，运算电路280根据初始化信号INI和减法控制信号SUB将第一P相数据(复位电平)的符号反相，并且使数据保存在存储器273中。随后，根据
减法控制信号SUB，运算电路280将第二次及以后的P相数据的符号反相并且将反相值和保
存在存储器273中的数据加在一起，然后，使用总和更新存储器273。
减法控制信号SUB，运算电路280将第二次及以后的P相数据的符号反相并且将反相值和保
存在存储器273中的数据加在一起，然后，使用总和更新存储器273。
[0162] 接着，运算电路280将第一次的D相数据(信号电平)和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。这里，由于P相数据的符号是反相的，所以计算出
第一次的D相数据和P相数据之间的差。由于P相数据包括固定模式噪声和复位噪声，所以通
过计算差值可以消除噪声。
第一次的D相数据和P相数据之间的差。由于P相数据包括固定模式噪声和复位噪声，所以通
过计算差值可以消除噪声。
[0163] 随后，运算电路280将第二次及以后的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。通过这个总和，可以获得等于两次CDS处理的结果的平
均值的值。需要指出的是，运算电路280不限于在图10和11中示出的电路，只要电路包括上
述的功能即可。
均值的值。需要指出的是，运算电路280不限于在图10和11中示出的电路，只要电路包括上
述的功能即可。
[0164] [固态成像元件的操作示例]
[0165] 图12是示出了根据本技术第一实施方案的对复位电平执行采样处理的示例的时序图。在1V时段内紧接在开始时刻t10之后的时刻t11，像素驱动电路250提供复位信号RST。
这个操作使FD初始化。这里，1V时段是垂直同步信号的时段。此外，假定紧接在1V时段之前
开始所有像素的曝光。
这个操作使FD初始化。这里，1V时段是垂直同步信号的时段。此外，假定紧接在1V时段之前
开始所有像素的曝光。
[0166] 在紧接在时刻t11之后的时刻t12，垂直驱动电路230依次提供驱动信号INI2和INI1。另外，开始提供输出信号VCO。
[0167] 在时刻t12之后从时刻t13到时刻t14，DAC 210使参考信号REF的电平以斜坡状降低。此外，在这个时段期间，垂直驱动电路230将控制信号TESTVCO设定为低电平并且时序生
成电路260提供设定为使能的写入使能WEN。通过这样的控制，第一次的复位电平被AD转换
(换句话说，被采样)。
成电路260提供设定为使能的写入使能WEN。通过这样的控制，第一次的复位电平被AD转换
(换句话说，被采样)。
[0168] 此外，正反馈电路350基于参考信号REF和复位电平之间的比较结果输出输出信号VCO。输出信号VCO的值依次保存在与D相数据的位数D(例如，15)一样多的锁存电路380中。
保存的值经由D位线LBL传输到双向缓冲器390。位线LBL上的涂黑部分表示当输出信号VCO
反相时的数据。
保存的值经由D位线LBL传输到双向缓冲器390。位线LBL上的涂黑部分表示当输出信号VCO
反相时的数据。
[0169] 在时刻t14之后的时刻t15，时序生成电路260输出控制信号WORD并且输出设定为使能的读取使能REN。通过这种配置，P相数据被从双向缓冲器390经由D位线MBL传输到中继
器361。
器361。
[0170] 接着，在与第一次类似的控制下，在从时刻t16到时刻t17的时段内第二次的复位电平被AD转换。
[0171] 图13是示出了根据本技术第一实施方案的对信号电平执行采样处理的示例的时序图。
[0172] 在复位电平转换之后的时刻t21处，垂直驱动电路230依次提供驱动信号INI2和INI1。此外，在紧接在其后的时刻t22，像素驱动电路250向所有像素提供传输信号TX。这样
完成了曝光。
完成了曝光。
[0173] 在时刻t22之后从时刻t23到时刻t24，DAC 210使参考信号REF的电平以斜坡状降低。此外，在这个时段期间，垂直驱动电路230将控制信号TESTVCO设定为低电平并且时序生
成电路260提供设定为使能的写入使能WEN。通过这样的控制，第一次的信号电平被AD转换
(换句话说，被采样)。
成电路260提供设定为使能的写入使能WEN。通过这样的控制，第一次的信号电平被AD转换
(换句话说，被采样)。
[0174] 此外，正反馈电路350基于参考信号REF和信号电平之间的比较结果输出输出信号VCO。输出信号VCO的值依次保存在D个锁存电路380中。保存的值经由D位线LBL传输到双向
缓冲器390。位线LBL上的涂黑部分表示当输出信号VCO反相时的数据。
缓冲器390。位线LBL上的涂黑部分表示当输出信号VCO反相时的数据。
[0175] 在时刻t24之后的时刻t25，时序生成电路260输出控制信号WORD并且输出设定为使能的读取使能REN。通过这种配置，D相数据被从双向缓冲器390经由D位线MBL传输到中继
器361。
器361。
[0176] 接着，在与第一次类似的控制下，在从时刻t26到时刻t27的时段内第二次的信号电平被AD转换。在随后的时刻t28，像素驱动电路250向所有像素提供驱动信号OFG。这样开
始下一次的曝光。
始下一次的曝光。
[0177] 如在图12和图13中示出的，复位电平和信号电平分别被采样两次。需要指出的是，采样次数不限于两次，并且可以是三次以上。
[0178] 图14是示出了根据本技术第一实施方案的像素300和输出单元270的配置示例的框图。在像素300中的像素电路310依次生成复位电平和信号电平各自N次(例如，“两次”)。
在每一个像素300中的ADC 320将复位电平和信号电平分别转换为P相数据和D相数据并且
将该数据输出到输出单元270。
在每一个像素300中的ADC 320将复位电平和信号电平分别转换为P相数据和D相数据并且
将该数据输出到输出单元270。
[0179] 在输出单元270中的运算电路280使第一P相数据的符号反相并且将该数据保存在存储器273中。随后，运算电路280使第二次及以后的P相数据的符号反相并且将反相值和保
存在存储器273中的数据加在一起，然后，使用总和更存储器273。
存在存储器273中的数据加在一起，然后，使用总和更存储器273。
[0180] 接着，运算电路280将第一次的D相数据和保存在存储器273中的数据加在一起，并且使用总和(即，P相数据和D相数据之间的差值)更新存储器273。随后，运算电路280将第二
次及以后的D相数据和保存在存储器273中的数据(差值)加在一起，并且使用总和更新存储
器273。接着，将该总和作为CDS处理后的像素数据从像素300输出。
次及以后的D相数据和保存在存储器273中的数据(差值)加在一起，并且使用总和更新存储
器273。接着，将该总和作为CDS处理后的像素数据从像素300输出。
[0181] 例如，假定P相数据的数据大小是13位，D相数据的数据大小是15位。此外，例如，复位电平和信号电平中各者的采样次数N设定为2。在这种情况下，第一P相数据和第一D相数
据之间的差值的数据大小是14位。这同样适用于第二个差值。由于存储器273保存这些差值
的总和，所以它的存储容量是15位。
据之间的差值的数据大小是14位。这同样适用于第二个差值。由于存储器273保存这些差值
的总和，所以它的存储容量是15位。
[0182] 图15是示出了在本技术的第一实施方案和比较示例的每一个中的CDS处理的图。该图的a是示出了在本技术的第一实施方案中的CDS处理的图，该图的b是示出了在比较示
例中的CDS处理的图。在这个比较示例中，假定运算电路将第一次P相数据和D相数据写入某
一个存储器中并且将第二次的P相数据和D相数据写入另一个存储器中。
例中的CDS处理的图。在这个比较示例中，假定运算电路将第一次P相数据和D相数据写入某
一个存储器中并且将第二次的P相数据和D相数据写入另一个存储器中。
[0183] 如在图15的a中示出的，运算电路280使第一次的P相数据的符号反相并且使存储器273保存该数据。随后，运算电路280使第二次的P相数据的符号反相并且将反相值和保存
在存储器273中的数据加在一起，然后，使用总和更新存储器273。随后，运算电路280将第一
次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。随后，
运算电路280将第二次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更
新存储器273。
在存储器273中的数据加在一起，然后，使用总和更新存储器273。随后，运算电路280将第一
次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。随后，
运算电路280将第二次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更
新存储器273。
[0184] 以这种方式，运算电路280将通过将第一次和第二次的P相数据的反相值相加获得的值保存在存储器273中，并且保存第一次和第二次的D相数据的总和。换句话说，通过将第
一次的P相数据和D相数据之间的差值与第二次的P相数据和D相数据之间的差值加在一起
获得的值被保存在存储器273中。在这种配置中，当假定差值的位数是14位时，每个像素的
存储容量可以小到15位。
一次的P相数据和D相数据之间的差值与第二次的P相数据和D相数据之间的差值加在一起
获得的值被保存在存储器273中。在这种配置中，当假定差值的位数是14位时，每个像素的
存储容量可以小到15位。
[0185] 另一方面，如作为比较示例的图15的b中示出的，运算电路使第一次的P相数据的符号反相并且使存储器M1保存该数据，并且运算电路使第二次的P相数据的符号反相并且
使存储器M2保存该数据。接着，运算电路将第一次的D相数据和保存在存储器M1中的数据加
在一起，并且使用总和(差值)更新存储器M1。随后，运算电路将第二次的D相数据和保存在
存储器M2中的数据加在一起，并且使用总和(差值)更新存储器M2。然后，运算电路将保存在
存储器M1中的差值和保存在存储器M2中的差值相加并且将结果作为像素数据输出。以这种
方式，每一个存储器的存储容量是14位使得第一次的差值(14位)保存在存储器M1中以及第
二次的差值(14位)保存在存储器M2中。即，每一个像素的存储器所需的总容量将高达28位。
使存储器M2保存该数据。接着，运算电路将第一次的D相数据和保存在存储器M1中的数据加
在一起，并且使用总和(差值)更新存储器M1。随后，运算电路将第二次的D相数据和保存在
存储器M2中的数据加在一起，并且使用总和(差值)更新存储器M2。然后，运算电路将保存在
存储器M1中的差值和保存在存储器M2中的差值相加并且将结果作为像素数据输出。以这种
方式，每一个存储器的存储容量是14位使得第一次的差值(14位)保存在存储器M1中以及第
二次的差值(14位)保存在存储器M2中。即，每一个像素的存储器所需的总容量将高达28位。
[0186] 因此，当像素数是H×V时，在比较示例中所必需的存储容量是H×V×28位，而在输出单元270中H×V×15位的存储容量是足够的。以这种方式，可以大大地减小存储容量。
[0187] 图16是示出了在本技术的第一实施方案中的CDS处理的示例的流程图。例如，当垂直同步信号上升时该CDS处理开始。像素300生成第一次的复位电平并且将该信号转换为P
相数据(步骤S901)。输出单元270使P相数据的符号反相并且将该数据保存在存储器273中
(步骤S902)。接着，像素300生成第二次的复位电平并且将该信号转换为P相数据(步骤
S903)。输出单元270使第二次的P相数据的符号反相，并将该数据加到保存在存储器273中
的数据，并且使用总和更新存储器273(步骤S904)。
相数据(步骤S901)。输出单元270使P相数据的符号反相并且将该数据保存在存储器273中
(步骤S902)。接着，像素300生成第二次的复位电平并且将该信号转换为P相数据(步骤
S903)。输出单元270使第二次的P相数据的符号反相，并将该数据加到保存在存储器273中
的数据，并且使用总和更新存储器273(步骤S904)。
[0188] 接着，像素300生成第一次的信号电平并且将该信号转换为D相数据(步骤S905)。输出单元270将第一次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更
新存储器273(步骤S906)。随后，像素300生成第二次的信号电平并且将该信号转换为D相数
据(步骤S907)。输出单元270将第二次的D相数据和保存在存储器273中的数据加在一起，并
且使用总和更新存储器273。将该总和作为像素数据输出(步骤S908)。在步骤S908的执行之
后，固态成像元件200结束CDS处理。
新存储器273(步骤S906)。随后，像素300生成第二次的信号电平并且将该信号转换为D相数
据(步骤S907)。输出单元270将第二次的D相数据和保存在存储器273中的数据加在一起，并
且使用总和更新存储器273。将该总和作为像素数据输出(步骤S908)。在步骤S908的执行之
后，固态成像元件200结束CDS处理。
[0189] 以这种方式，根据本技术的第一实施方案，固态成像元件200在存储器中保存通过使B位的差值相加N次获得的值，使得可以将每个像素的存储容量抑制为B+log2N位。
[0190] <2.第二实施方案>
[0191] 在上述的第一实施方案中，为每一个光电二极管配置FD。然而，在此，随着光电二极管的数量的增大，FD的数量也增大。为了抑制FD的数量增大，例如，优选具有其中多个光
电二极管共享一个FD的配置。根据第二实施方案的固态成像元件200与第一实施方案的不
同之处在于多个光电二极管共享一个FD。
电二极管共享一个FD的配置。根据第二实施方案的固态成像元件200与第一实施方案的不
同之处在于多个光电二极管共享一个FD。
[0192] 图17是示出了根据本技术第二实施方案的像素电路310的配置示例的电路图。像素电路310包括复位晶体管311和FD 312以及四个子像素电路313。复位晶体管311和FD 312
由这些子像素电路313共享。每一个子像素电路313包括传输晶体管314、光电二极管315和
放电晶体管316。这些子像素电路313将被称为子像素a、b、c和d。来自像素驱动电路250的传
输信号TXa和驱动信号OFGa被输入到子像素a。传输信号TXb和驱动信号OFGb被输入到子像
素b，传输信号TXc和驱动信号OFGc被输入到子像素c。传输信号TXd和驱动信号OFGd被输入
到子像素d。在子像素电路313中的传输晶体管314根据相应的传输信号将电荷传输到FD
312。需要指出的是，包括四个传输晶体管314的电路是在权利要求书中描述的传输部的示
例。
由这些子像素电路313共享。每一个子像素电路313包括传输晶体管314、光电二极管315和
放电晶体管316。这些子像素电路313将被称为子像素a、b、c和d。来自像素驱动电路250的传
输信号TXa和驱动信号OFGa被输入到子像素a。传输信号TXb和驱动信号OFGb被输入到子像
素b，传输信号TXc和驱动信号OFGc被输入到子像素c。传输信号TXd和驱动信号OFGd被输入
到子像素d。在子像素电路313中的传输晶体管314根据相应的传输信号将电荷传输到FD
312。需要指出的是，包括四个传输晶体管314的电路是在权利要求书中描述的传输部的示
例。
[0193] 像素驱动电路250在曝光开始时向所有像素依次提供驱动信号OFGa、OFGb、OFGc和OFGd并且提供复位信号RST。此外，像素驱动电路250在曝光结束时向所有像素依次提供传
输信号TXa、TXb、TXc和TXd。假设每个子像素电路313的曝光时间是相同的。
输信号TXa、TXb、TXc和TXd。假设每个子像素电路313的曝光时间是相同的。
[0194] 需要指出的是，虽然四个子像素电路313共享一个FD 312，但是共享FD 312的子像素电路313的数量不限于4，并且可以是2或者其他的数量。
[0195] 以这种方式，在本技术的第二实施方案中，多个光电二极管315共享一个FD 312，使得可以抑制FD 312的数量的增大。
[0196] <3.第三实施方案>
[0197] 在上述的第二实施方案中，各个子像素电路313的曝光时间是相同的。然而，这可能导致在自然光等的条件下的不足的动态范围。为了增大动态范围，例如，四个子像素电路
313可以以相互不同的曝光时间曝光，并且长曝光时间的像素数据和短曝光时间的像素数
据可以彼此组合。这种图像合成被称为高动态范围合成(high dynamic range
composition)。根据第三实施方案的固态成像元件200与第二实施方案的不同之处在于执
行高动态范围合成。
313可以以相互不同的曝光时间曝光，并且长曝光时间的像素数据和短曝光时间的像素数
据可以彼此组合。这种图像合成被称为高动态范围合成(high dynamic range
composition)。根据第三实施方案的固态成像元件200与第二实施方案的不同之处在于执
行高动态范围合成。
[0198] 图18是示出了根据本技术第三实施方案的运算电路280和存储器273的配置示例的框图。第三实施方案的运算电路280与第二实施方案的不同之处在于其进一步地包括移
位器290。
位器290。
[0199] 移位器290根据来自时序生成电路260的移位控制信号SH将来自像素阵列单元240的数据DATAin左移(换句话说，用2的幂乘以它)。作为位移量，设定与曝光时间的比率(曝光
比率)相对应的值。移位器290将移位后的数据作为DATAout输出到加法电路282。
比率)相对应的值。移位器290将移位后的数据作为DATAout输出到加法电路282。
[0200] 这里，假定Ea、Eb、Ec和Ed分别是子像素a、b、c和d的曝光时间。例如，对于这些曝光时间，设定满足以下表达式的值。
[0201] Ec＝2×Ed
[0202] Eb＝2×Ec＝4×Ed
[0203] Ea＝2×Eb＝8×Ed
[0204] 以这种方式，在其它的曝光时间与最小的曝光时间的比率(曝光比率)被设定为2的幂(2、4和8)的情况下，可以通过移位操作执行乘法。例如，来自子像素b的DATAin左移1
位。此外，来自子像素c的DATAin左移2位，来自子像素d的DATAin左移3位。相对地，来自子像
素a的DATAin不移位。
位。此外，来自子像素c的DATAin左移2位，来自子像素d的DATAin左移3位。相对地，来自子像
素a的DATAin不移位。
[0205] 需要指出的是，虽然曝光比率被设定为2的幂，但是曝光比率可以被设定为2的幂之外的值。当曝光比率不是2的幂时，运算电路280可以包括乘法器而不是移位器290并且可
以乘以曝光比率。
以乘以曝光比率。
[0206] 图19是示出了根据本技术第三实施方案的移位器290的配置示例的电路图。移位器290可以移位多达3位。然而，这里将描述简单地执行1位移位的电路示例。移位器290包括
B(例如，15)个选择器291。第b个选择器291(b是0到B‑1的整数)与DATAin的第b位相关联。
B(例如，15)个选择器291。第b个选择器291(b是0到B‑1的整数)与DATAin的第b位相关联。
[0207] 与第0位对应的选择器291根据移位控制信号SH选择逻辑值“0”和DATAin[0]中的一个，并且将选择的数据作为DATAout[0]输出。与第b位对应的选择器291根据移位控制信
号SH选择DATAin[b‑1]和DATAin[b]中的一个并且将选择的数据作为DATAout[b]输出。需要
指出的是，左移位是以最低有效位(LSB)位于右端而使位左移，但是为了方便图示图19示出
了在左端的LSB。
号SH选择DATAin[b‑1]和DATAin[b]中的一个并且将选择的数据作为DATAout[b]输出。需要
指出的是，左移位是以最低有效位(LSB)位于右端而使位左移，但是为了方便图示图19示出
了在左端的LSB。
[0208] 例如，移位控制信号SH表示是否执行左移1位。在不执行移位的情况下，与第b位对应的选择器291选择DATAin[b]并且将选择的数据作为DATAout[b]输出。相反地，在执行移
位的情况下，与第b位对应的选择器291选择DATAin[b‑1]或者“0”并且将选择的数据作为
DATAout[b]输出。
位的情况下，与第b位对应的选择器291选择DATAin[b‑1]或者“0”并且将选择的数据作为
DATAout[b]输出。
[0209] 图20是示出了根据本技术第三实施方案的像素300的驱动示例的时序图。像素驱动电路250在子像素a的曝光开始的时刻t41输出驱动信号OFGa。在随后的时刻t42、t43和
t44，像素驱动电路250依次输出驱动信号OFGb、OFGc和OFGd。根据子像素a、b、c和d的顺序开
始曝光。
t44，像素驱动电路250依次输出驱动信号OFGb、OFGc和OFGd。根据子像素a、b、c和d的顺序开
始曝光。
[0210] 随后，像素驱动电路250在时刻t44之后子像素d的曝光完成的时刻t45输出传输信号TXd。在随后的时刻t46、t47和t48，像素驱动电路250依次输出传输信号TXc、TXb和TXa。根
据子像素d、c、b和a的顺序完成曝光。
据子像素d、c、b和a的顺序完成曝光。
[0211] 此外，ADC 320根据子像素d、c、b和a的顺序输出P相数据和D相数据。
[0212] 图21是示出了在本技术的第三实施方案中的第一次和第二次的CDS处理的图。当输入来自设定为最小的曝光时间Ed的子像素d的P相数据时，移位器290将该数据左移3位
(换句话说，乘以8)，并且加法器292将移位后的数据的符号反相并且使该数据保存在存储
器273中。这里，加法器292是包括B个加法电路282的运算单元。接着，当输入来自子像素d的
D相数据时，移位器290将该数据左移3位，加法器292将移位之后的数据和保存在存储器273
中的数据加在一起，并且使用总和(差值)更新存储器273。
(换句话说，乘以8)，并且加法器292将移位后的数据的符号反相并且使该数据保存在存储
器273中。这里，加法器292是包括B个加法电路282的运算单元。接着，当输入来自子像素d的
D相数据时，移位器290将该数据左移3位，加法器292将移位之后的数据和保存在存储器273
中的数据加在一起，并且使用总和(差值)更新存储器273。
[0213] 其后，当输入来自设定为曝光时间Ec的子像素c的P相数据时，移位器290将该数据左移2位。加法器292将移位后的数据的符号反相，并将反相值和保存在存储器273中的数据
加在一起，并且使用总和更新存储器273。接着，当输入来自子像素c的D相数据时，移位器
290将该数据左移2位，加法器292将移位后的数据和保存在存储器273中的数据加在一起，
并且使用总和更新存储器273。
加在一起，并且使用总和更新存储器273。接着，当输入来自子像素c的D相数据时，移位器
290将该数据左移2位，加法器292将移位后的数据和保存在存储器273中的数据加在一起，
并且使用总和更新存储器273。
[0214] 图22是示出了在本技术的第三实施方案中的第三次和第四次CDS处理的图。其后，当输入来自设定为曝光时间Eb的子像素b的P相数据时，移位器290将该数据左移1位。加法
器292将移位后的数据的符号反相，将反相值和保存在存储器273中的数据加在一起，并且
使用总和更新存储器273。接着，当输入来自子像素b的D相数据时，移位器290将该数据左移
1位，加法器292将移位后的数据和保存在存储器273中的数据加在一起，并且使用总和更新
存储器273。
器292将移位后的数据的符号反相，将反相值和保存在存储器273中的数据加在一起，并且
使用总和更新存储器273。接着，当输入来自子像素b的D相数据时，移位器290将该数据左移
1位，加法器292将移位后的数据和保存在存储器273中的数据加在一起，并且使用总和更新
存储器273。
[0215] 其后，当输入来自设定为最大的曝光时间Ea的子像素a的P相数据时，移位器290将该数据输出到加法器292，而不将该数据移位。加法器292将该数据的符号反相，将反相值和
保存在存储器273中的数据加在一起，并且使用总和更新存储器273。接着，当输入来自子像
素a的D相数据时，移位器290将该数据输出到加法器292，而不将该数据移位。加法器292将
该数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。
保存在存储器273中的数据加在一起，并且使用总和更新存储器273。接着，当输入来自子像
素a的D相数据时，移位器290将该数据输出到加法器292，而不将该数据移位。加法器292将
该数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。
[0216] 图23是示出了在本技术的第三实施方案和比较示例中的各者中的CDS处理的图。在该图中，“a”是示出了在第三实施方案中的CDS处理的图。这里，为了简化说明，假定只有2
个子像素，即，子像素a和d，共享FD。在该图中，“b”是示出了在比较示例中的CDS处理的图。
个子像素，即，子像素a和d，共享FD。在该图中，“b”是示出了在比较示例中的CDS处理的图。
[0217] 如在图23的a中示出的，当输入来自具有较短的曝光时间的子像素d的P相数据时，移位器290用曝光比率(例如，“8”)乘以P相数据。对于加法器292，将相乘的值的符号反相，
并且将该值保存在存储器273中。接着，当输入来自子像素d的D相数据时，移位器290用曝光
比率乘以D相数据。加法器292将相乘的值和保存在存储器273中的数据加在一起，并且使用
总和更新存储器273。
并且将该值保存在存储器273中。接着，当输入来自子像素d的D相数据时，移位器290用曝光
比率乘以D相数据。加法器292将相乘的值和保存在存储器273中的数据加在一起，并且使用
总和更新存储器273。
[0218] 随后，当输入来自具有较长的曝光时间的子像素a的P相数据时，加法器292将P相数据的符号反相并且将反相值和保存在存储器273中的数据加在一起并且使用总和更新存
储器273。接着，当输入来自子像素a的D相数据时，加法器292将D相数据和保存在存储器273
中的数据加在一起并且使用总和更新存储器273。
储器273。接着，当输入来自子像素a的D相数据时，加法器292将D相数据和保存在存储器273
中的数据加在一起并且使用总和更新存储器273。
[0219] 以这种方式，加法器292将具有较短的曝光时间的P相数据和D相数据之间的差值与具有较长的曝光时间的P相数据和D相数据之间的差值加在一起，并且将结果保存在同一
存储器273中。通过这种配置，可以获得具有宽的动态范围的像素数据。当假定差值的数据
大小是14位时，信号电平的采样次数N是2，使得根据上面的表达式可以将每个像素的存储
容量抑制到小至15位。
存储器273中。通过这种配置，可以获得具有宽的动态范围的像素数据。当假定差值的数据
大小是14位时，信号电平的采样次数N是2，使得根据上面的表达式可以将每个像素的存储
容量抑制到小至15位。
[0220] 相对地，如由图23的b示出的，在比较示例中，运算电路使具有较短的曝光时间的P相数据和D相数据之间的差值保存在存储器M1中，同时使具有较长的曝光时间的P相数据和
D相数据之间的差保存在存储器M2中。接着，运算电路用曝光比率乘以保存在存储器M1中的
数据，将结果与保存在存储器M2中的数据相加，并且将该结果作为像素数据输出。在这种配
置中，当假定差值的数据大小是14位时，每一个像素将需要28位的存储容量。
D相数据之间的差保存在存储器M2中。接着，运算电路用曝光比率乘以保存在存储器M1中的
数据，将结果与保存在存储器M2中的数据相加，并且将该结果作为像素数据输出。在这种配
置中，当假定差值的数据大小是14位时，每一个像素将需要28位的存储容量。
[0221] 因此，当像素的数量是H×V时，在比较示例中所必需的存储容量是H×V×28位，然而在输出单元270中H×V×15位的存储容量就是足够的。以这种方式，可以大大地减少存储
容量。
容量。
[0222] 以这种方式，在本技术的第三实施方案中，在具有不同的曝光时间的N次曝光中的第一B位之间的差值以及第二次及以后的差值加在一起并且使其保存在存储器273中。这使
得可以将每个像素的存储容量抑制为B+log2N的值。
得可以将每个像素的存储容量抑制为B+log2N的值。
[0223] <4.第四实施方案>
[0224] 在上面所描述的第一实施方案中，固态成像元件200执行与信号电平的采样次数一样多次数的复位电平的采样。然而，这种配置会随着信号电平的采样次数的增大一起增
大复位电平的采样次数，导致功耗的增加。这里，在与第二次及以后的信号电平相对应的曝
光时间被设定为比第一次的曝光时间长的情况下，信号电平将是通过高照度的光的光电转
换获得的值，其中散粒噪声为主导。因此，在第二次及以后的信号电平中，尽管固定模式噪
声和第一次的复位电平之间有相关性，但是复位噪声和第一次的复位电平之间几乎没有相
关性。因此，执行一次复位电平的采样将不会对图像质量有这么多的影响。根据第四实施方
案的固态成像元件200与第一实施方案的不同之处在于简单地执行一次复位电平的采样。
大复位电平的采样次数，导致功耗的增加。这里，在与第二次及以后的信号电平相对应的曝
光时间被设定为比第一次的曝光时间长的情况下，信号电平将是通过高照度的光的光电转
换获得的值，其中散粒噪声为主导。因此，在第二次及以后的信号电平中，尽管固定模式噪
声和第一次的复位电平之间有相关性，但是复位噪声和第一次的复位电平之间几乎没有相
关性。因此，执行一次复位电平的采样将不会对图像质量有这么多的影响。根据第四实施方
案的固态成像元件200与第一实施方案的不同之处在于简单地执行一次复位电平的采样。
[0225] 图24是示出了根据本技术第四实施方案的对复位电平执行采样处理的示例的时序图。从时刻t10到时刻t15的第一复位电平的转换操作与第一实施方案类似。然而，不生成
第二次及以后的复位电平。
第二次及以后的复位电平。
[0226] 图25是示出了根据本技术第四实施方案的对信号电平执行采样处理的示例的时序图。从时刻t21到时刻t25的第一次的信号电平的转换操作与第一实施方案类似。
[0227] 在时刻t25之后的时刻t26，像素驱动电路250输出复位信号RST。接着，在时刻t27，像素驱动电路250提供传输信号TX。这里，第一次的曝光时间是从在前一个1V时段中的驱动
信号OFG的输出时间点到时刻t22的时段。第二次曝光时间是从时刻t22到时刻t27的时段。
假定第二次的曝光时间比第一次的曝光时间长。
信号OFG的输出时间点到时刻t22的时段。第二次曝光时间是从时刻t22到时刻t27的时段。
假定第二次的曝光时间比第一次的曝光时间长。
[0228] 接着，在从时刻t28到时刻t29的时段内对第二次的信号电平执行A/D转换。在第二次信号电平的转换中，参考信号REF的斜坡的坡度与第一次的坡度是相同的，同时时序生成
电路260根据曝光比率将用于使输出单元270操作得时钟信号的操作频率设定为比第一次
低。这导致与AD转换的一个LSB相对应的电压值增大为比第一次的大。即，AD转换中的分辨
率降低。
电路260根据曝光比率将用于使输出单元270操作得时钟信号的操作频率设定为比第一次
低。这导致与AD转换的一个LSB相对应的电压值增大为比第一次的大。即，AD转换中的分辨
率降低。
[0229] 需要指出的是，在降低时钟信号的操作频率的情况下，容许在保持脉冲宽度的同时将其降低，或者容许在降低操作频率时改变脉冲宽度。在保持脉冲宽度时，由于操作频率
的降低时钟信号的占空比也改变了。
的降低时钟信号的占空比也改变了。
[0230] 图26是示出了在本技术的第四实施方案中的包括CDS处理的运算处理的图。第四实施方案的运算电路280与第三实施方案类似地包括移位器290和加法器292。当输入第一
次的P相数据时，运算电路280使P相数据的符号反相并且使用乘法器290将反相的P相数据
乘以与读取D相的次数(N次)一样多次数(N次)的增益，并且将该数据保存在存储器273中。
接着，当输入第一次的D相数据时，加法器292将D相数据和保存在存储器273中的数据加在
一起，并且使用总和更新存储器273。
次的P相数据时，运算电路280使P相数据的符号反相并且使用乘法器290将反相的P相数据
乘以与读取D相的次数(N次)一样多次数(N次)的增益，并且将该数据保存在存储器273中。
接着，当输入第一次的D相数据时，加法器292将D相数据和保存在存储器273中的数据加在
一起，并且使用总和更新存储器273。
[0231] 随后，当输入了具有低分辨率的第二次的D相数据时，移位器290以降低的分辨率执行左移。通常，必需对具有不同的分辨率的数据(这里，第一次和第二次的D相数据)执行
抖动处理等以便抑制数字值的丢失。然而，幸运的是，增大在复位电平的AD转换时的分辨率
具有自然进行抖动处理的效果，抑制了数字值的丢失。这可以消除执行抖动处理等的必要
性。
抖动处理等以便抑制数字值的丢失。然而，幸运的是，增大在复位电平的AD转换时的分辨率
具有自然进行抖动处理的效果，抑制了数字值的丢失。这可以消除执行抖动处理等的必要
性。
[0232] 加法器292将移位后的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。由于这个第二次的P相数据的曝光时间比第一次的长，所以散粒噪声
成为主导，导致与复位噪声更小的相关性。这消除了执行第二次复位采样的必要性，并且仅
一次复位采样就足够了。
成为主导，导致与复位噪声更小的相关性。这消除了执行第二次复位采样的必要性，并且仅
一次复位采样就足够了。
[0233] 需要指出的是，虽然信号电平的采样次数被设定为2次，但是可以是3次以上。在这时，运算电路280执行将采样次数乘以作为在P相数据的输入之前的增益的处理。
[0234] 以这种方式，在本技术的第四实施方案中，固态成像元件200将第二次的曝光时间设定为比第一次的曝光时间长，使得可以减少复位电平的采样次数。这引起固态成像元件
200的功耗的降低。
200的功耗的降低。
[0235] <5.第五实施方案>
[0236] 在上述的第一实施方案中，ADC 320以相同的曝光时间对多个信号电平执行AD转换。然而，这可能导致在自然光等的条件下的动态范围不足。通常，为了扩大动态范围，有一
种生成短时间曝光的像素数据和长时间曝光的像素数据并且使它们组合的方法。然而，这
种方法包括长时间曝光和短时间曝光的总曝光时间将延长的问题。根据第五实施方案的固
态成像元件200与第一实施方案的不同之处在于扩大了动态范围同时抑制了曝光时间的增
加。
种生成短时间曝光的像素数据和长时间曝光的像素数据并且使它们组合的方法。然而，这
种方法包括长时间曝光和短时间曝光的总曝光时间将延长的问题。根据第五实施方案的固
态成像元件200与第一实施方案的不同之处在于扩大了动态范围同时抑制了曝光时间的增
加。
[0237] 图27是示出了根据本技术第五实施方案的输出单元270的配置示例的框图。第五实施方案的输出单元270与第一实施方案的不同之处在于其进一步地包括共享存储器295。
共享存储器295由为每一个像素配置的所有的运算电路280共享。
共享存储器295由为每一个像素配置的所有的运算电路280共享。
[0238] 图28是示出了根据本技术第五实施方案的输出单元270的处理的图。像素电路310生成复位电平和信号电平中的各者两次。各次信号电平的曝光时间是相同的。
[0239] ADC 320以预定分辨率RL将第一次的复位电平转换为P相数据。接着，ADC 320以比分辨率RL高的分辨率RH将第二次的复位电平和第一次的信号电平分别转换为P相数据和D
相数据。随后，ADC 320以分辨率RL将第二次的信号电平转换为D相数据。
相数据。随后，ADC 320以分辨率RL将第二次的信号电平转换为D相数据。
[0240] 输出单元270包括CDS处理单元296和饱和度判定单元297。CDS处理单元296将第一次的P相数据的符号反相并且将该数据保存在存储器273中，然后，将第二次的P相数据的符
号反相，并且将该数据保存在共享存储器295中。
号反相，并且将该数据保存在共享存储器295中。
[0241] 接着，CDS处理单元296将第一次的D相数据和保存在共享存储器295中的数据加在一起，并且使用总和更新共享存储器295。这允许第二次的P相数据和第一次的D相数据之间
的差值(像素数据)保存在共享存储器295中。需要指出的是，共享存储器295是在权利要求
书中描述的第二存储器的示例。
的差值(像素数据)保存在共享存储器295中。需要指出的是，共享存储器295是在权利要求
书中描述的第二存储器的示例。
[0242] 随后，CDS处理单元296将第二次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。这允许第一次的P相数据和第二次的D相数据之间的差值
(像素数据)保存在存储器273中。需要指出的是，存储器273是在权利要求书中描述的第一
存储器的示例。
(像素数据)保存在存储器273中。需要指出的是，存储器273是在权利要求书中描述的第一
存储器的示例。
[0243] 饱和度判定单元297判定保存在共享存储器295中的数据(像素数据)是否超过满量程(换句话说，是否饱和)。在数据饱和的情况下，饱和度判定单元297使共享存储器295初
始化并且使保存在存储器273中的数据作为最终的像素数据输出。相反，在数据不饱和的情
况下，饱和度判定单元297使用保存在共享存储器295中的数据更新存储器273，并且使在更
新的存储器273中的数据作为最终的像素数据输出。需要指出的是，虽然饱和度判定单元
297判定保存在共享存储器295中的数据是否超过满量程，但是该单元也可以判定数据是否
超过小于满量程的预定值。此外，饱和度判定单元297是在权利要求书中描述的判定单元的
示例。
始化并且使保存在存储器273中的数据作为最终的像素数据输出。相反，在数据不饱和的情
况下，饱和度判定单元297使用保存在共享存储器295中的数据更新存储器273，并且使在更
新的存储器273中的数据作为最终的像素数据输出。需要指出的是，虽然饱和度判定单元
297判定保存在共享存储器295中的数据是否超过满量程，但是该单元也可以判定数据是否
超过小于满量程的预定值。此外，饱和度判定单元297是在权利要求书中描述的判定单元的
示例。
[0244] B(例如，14)位的像素数据保存在存储器273和共享存储器295中的每一个中，使得可以将每一个存储器的存储容量抑制至B位。此外，为每一个像素设置存储器273，并且共享
存储器295由所有的像素共享。因此，假设像素的数量是H×V，作为一个整体的输出单元270
的存储器的总容量Ctotal用下面的表达式表达。
存储器295由所有的像素共享。因此，假设像素的数量是H×V，作为一个整体的输出单元270
的存储器的总容量Ctotal用下面的表达式表达。
[0245] Ctotal＝H×V×B+B
[0246] 图29是示出了根据本技术第五实施方案的对复位电平执行采样处理的示例的时序图。在第五实施方案中从时刻t10到时刻t17的第一次和第二次复位电平的转换操作与在
第一实施方案中的情况是类似的。然而，在第二次的复位电平的AD转换中，DAC 210使得参
考信号REF的斜坡的坡度比第一次的平缓。这允许第二次的复位电平以比第一次的复位电
平高的分辨率进行AD转换。
第一实施方案中的情况是类似的。然而，在第二次的复位电平的AD转换中，DAC 210使得参
考信号REF的斜坡的坡度比第一次的平缓。这允许第二次的复位电平以比第一次的复位电
平高的分辨率进行AD转换。
[0247] 图30是示出了在本技术的第五实施方案中的信号电平采样处理的示例的时序图。在第五实施方案中从时刻t21到时刻t28的第一次和第二次信号电平的转换操作与在第一
实施方案中是类似的。不同之处在于其中，在第一次信号电平的AD转换中，DAC 210使得参
考信号REF的斜坡的坡度比第二次平缓。这允许第一次的信号电平以比第二次的复位电平
高的分辨率进行AD转换。
实施方案中是类似的。不同之处在于其中，在第一次信号电平的AD转换中，DAC 210使得参
考信号REF的斜坡的坡度比第二次平缓。这允许第一次的信号电平以比第二次的复位电平
高的分辨率进行AD转换。
[0248] 图31是示出了在本技术的第五实施方案中的斜坡的坡度的图。如上面所描述的，ADC 320在其中参考信号以斜坡状变化的时段内与时钟信号同步地重复比较参考信号和像
素信号的操作。因此，在使时钟信号的频率保持恒定的同时将参考信号的斜坡的坡度设定
为较平缓将降低与LSB相对应的电压值。即，ADC 320的分辨率增大。此外，如果分辨率较高，
则转换后的数字值比分辨率较低时变得更大。相应地，通过具有相对低的照度的像素输出
高分辨率的像素数据(即，大数字值)并且具有相对高的照度的像素输出低分辨率的像素数
据，可以增大整个图像数据的动态范围。
素信号的操作。因此，在使时钟信号的频率保持恒定的同时将参考信号的斜坡的坡度设定
为较平缓将降低与LSB相对应的电压值。即，ADC 320的分辨率增大。此外，如果分辨率较高，
则转换后的数字值比分辨率较低时变得更大。相应地，通过具有相对低的照度的像素输出
高分辨率的像素数据(即，大数字值)并且具有相对高的照度的像素输出低分辨率的像素数
据，可以增大整个图像数据的动态范围。
[0249] 图32是示出了在本技术的第五实施方案中的CDS处理的图。该图的a是示出了在低照度时的CDS处理的图，该图的b是示出了在高照度时的CDS处理的图。
[0250] 如在图32的a中示出的，运算电路280使第一次的低分辨率P相数据的符号反相并且将该数据保存在存储器273中，将第二次的高分辨率P相数据的符号反相并且将该数据保
存在共享存储器295中。
存在共享存储器295中。
[0251] 随后，运算电路280将第一次的D相数据和保存在共享存储器295中的数据加在一起，并且使用总和更新共享存储器295。这允许第二次的P相数据和第一次的D相数据之间的
差值(净像素数据TEMP)保存在共享存储器295中。
差值(净像素数据TEMP)保存在共享存储器295中。
[0252] 随后，CDS处理单元296将第二次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。这允许第一次的P相数据和第二次的D相数据之间的差值
保存在存储器273中。需要指出的是，存储器273是在权利要求书中描述的第一存储器的示
例。
保存在存储器273中。需要指出的是，存储器273是在权利要求书中描述的第一存储器的示
例。
[0253] 运算电路280判定共享存储器295的像素数据TEMP是否超过满量程FS(是否饱和)。在数据不饱和的情况下，如在图32的a中示出的，运算电路280使用保存在共享存储器295中
的数据更新存储器273。更新之后的高分辨率数据被作为最终的像素数据输出。相对地，如
在图32的b中示出的，在数据饱和的情况下，运算电路280将共享存储器295初始化，并且使
存储器273输出低分辨率的保存数据作为最终的像素数据。
的数据更新存储器273。更新之后的高分辨率数据被作为最终的像素数据输出。相对地，如
在图32的b中示出的，在数据饱和的情况下，运算电路280将共享存储器295初始化，并且使
存储器273输出低分辨率的保存数据作为最终的像素数据。
[0254] 以这种方式，根据切换分辨率的方法，可以将像素300的曝光抑制至仅一次，并且没有必要同时执行长时间曝光和短时间曝光，使得可以抑制曝光时间的增加。
[0255] 图33是示出了在本技术的第五实施方案中的CDS处理的示例的流程图。像素300生成第一次的复位电平并且将该信号转换为P相数据(步骤S911)。输出单元270使P相数据的
符号反相并且将该数据保存在存储器273中(步骤S912)。接着，像素300生成第二次的复位
电平，并且以较平缓的斜坡将该信号转换为P相数据(步骤S913)。输出单元270使第二次的P
相数据的符号反相并且将该数据保存在共享存储器295中(步骤S914)。
符号反相并且将该数据保存在存储器273中(步骤S912)。接着，像素300生成第二次的复位
电平，并且以较平缓的斜坡将该信号转换为P相数据(步骤S913)。输出单元270使第二次的P
相数据的符号反相并且将该数据保存在共享存储器295中(步骤S914)。
[0256] 像素300生成第一次的信号电平，并且以较平缓的斜坡将该信号转换为D相数据(步骤S915)。输出单元270将D相数据和保存在共享存储器295中的数据加在一起，并且使用
总和更新共享存储器295(步骤S916)。随后，像素300生成第二次的信号电平并且将该信号
转换为D相数据(步骤S917)。输出单元270将D相数据和保存在存储器273中的数据加在一
起，并且使用总和更新存储器273(步骤S918)。
总和更新共享存储器295(步骤S916)。随后，像素300生成第二次的信号电平并且将该信号
转换为D相数据(步骤S917)。输出单元270将D相数据和保存在存储器273中的数据加在一
起，并且使用总和更新存储器273(步骤S918)。
[0257] 输出单元270判定保存在共享存储器295中的值是否饱和(步骤S919)。在数据饱和的情况下(步骤S919：是)，输出单元270使共享存储器295初始化并且将存储器273的值作为
像素数据输出(步骤S920)。相反，在数据不饱和的情况下(步骤S919：否)，输出单元270使用
保存在共享存储器295中的值更新存储器273，并且将更新的值作为像素数据输出(步骤
S921)。步骤S920或者S921之后，固态成像元件200结束CDS处理。
像素数据输出(步骤S920)。相反，在数据不饱和的情况下(步骤S919：否)，输出单元270使用
保存在共享存储器295中的值更新存储器273，并且将更新的值作为像素数据输出(步骤
S921)。步骤S920或者S921之后，固态成像元件200结束CDS处理。
[0258] 以这种方式，在本技术的第五实施方案中，在高照度时输出低分辨率的像素数据并且在低照度时输出高分辨率的像素数据，使得可以通过一次曝光增大动态范围。
[0259] <6.第六实施方案>
[0260] 在上面所描述的第五实施方案中，像素电路310输出由FD生成的电压而不放大该电压。然而，有一种情况是，在高照度等情况下要处理的饱和信号的量可能是不足的。当要
处理的饱和信号的量变得不足时，希望降低由FD生成的电压并且使用降低的电压输出数
据。第六实施方案的像素电路310与第五实施方案的不同之处在于降低了由FD生成的模拟
电压。
处理的饱和信号的量变得不足时，希望降低由FD生成的电压并且使用降低的电压输出数
据。第六实施方案的像素电路310与第五实施方案的不同之处在于降低了由FD生成的模拟
电压。
[0261] 图34是示出了根据本技术第六实施方案的像素电路310和差分输入电路330的配置示例的电路图。根据第六实施方案的像素电路310与第五实施方案的不同之处在于其进
一步地包括增益控制晶体管317和电容器318。增益控制晶体管317的示例是N型MOS晶体管。
一步地包括增益控制晶体管317和电容器318。增益控制晶体管317的示例是N型MOS晶体管。
[0262] 来自像素驱动电路250的增益控制信号FDG被输入到增益控制晶体管317的栅极。此外，增益控制晶体管317的漏极连接到电容器318的一端和复位晶体管311的漏极。增益控
制晶体管317的源极连接到PMOS晶体管334和NMOS晶体管335的漏极以及PMOS晶体管336的
栅极。此外，基板电压被施加到电容器318的另一端。
制晶体管317的源极连接到PMOS晶体管334和NMOS晶体管335的漏极以及PMOS晶体管336的
栅极。此外，基板电压被施加到电容器318的另一端。
[0263] 当像素驱动电路250使用上面的配置提供高电平增益控制信号FDG时，像素300可以通过预定的模拟增益输出FD 312的降低的电压。这增大了像素300的处理信号量，即，饱
和信号量。
和信号量。
[0264] 图35是示出了根据本技术第六实施方案的对复位电平执行采样处理的示例的时序图。像素驱动电路250在第一次的复位电平转换中在从时刻t10到时刻t16的时段内提供
高电平增益控制信号FDG。随后，像素驱动电路250在第二次的复位电平转换中在时刻t16及
之后提供低电平增益控制信号FDG。
高电平增益控制信号FDG。随后，像素驱动电路250在第二次的复位电平转换中在时刻t16及
之后提供低电平增益控制信号FDG。
[0265] 图36是示出了根据本技术第六实施方案的对信号电平执行采样处理的示例的时序图。像素驱动电路250在第一次的信号电平转换中在从时刻t21到时刻t27的时段内提供
低电平增益控制信号FDG。随后，像素驱动电路250在第二次的信号电平转换中在时刻t27及
之后提供高电平增益控制信号FDG。
低电平增益控制信号FDG。随后，像素驱动电路250在第二次的信号电平转换中在时刻t27及
之后提供高电平增益控制信号FDG。
[0266] 图37是示出了在本技术的第六实施方案中的CDS处理的图。该图的a是示出了低照度时的CDS处理的图，该图的b是示出了高照度时的CDS处理的图。第六实施方案的CDS处理
单元296包括乘法器293和加法器292。
单元296包括乘法器293和加法器292。
[0267] 如在图37的a中示出的，加法器292使第一次的低分辨率P相数据的符号反相，并且将该数据保存在存储器273中。
[0268] 另外，乘法器293用数字值Ag乘以第一次的高分辨率P相数据的符号。数字值Ag被设定为与由于斜坡坡度而引起的分辨率的比率和模拟增益相对应的值。通过将数字值Ag设
定成2的幂，与在第三实施方案中一样，乘法器293可以通过移位器实现乘法。加法器292使
相乘后的P相数据的符号反相并且将该数据保存在共享存储器295中。
定成2的幂，与在第三实施方案中一样，乘法器293可以通过移位器实现乘法。加法器292使
相乘后的P相数据的符号反相并且将该数据保存在共享存储器295中。
[0269] 接着，乘法器293用数字值Ag乘以第二次的D相数据。加法器292将相乘后的D相数据和保存在共享存储器295中的数据加在一起，并且使用总和更新共享存储器295。这允许
第二次的P相数据和第一次的D相数据之间的差值(净像素数据TEMP)保存在共享存储器295
中。
第二次的P相数据和第一次的D相数据之间的差值(净像素数据TEMP)保存在共享存储器295
中。
[0270] 随后，加法器292将第二次的D相数据和保存在存储器273中的数据加在一起，并且使用总和更新存储器273。这允许第一次的P相数据和第二次的D相数据之间的差值(净像素
数据)保存在存储器273中。
数据)保存在存储器273中。
[0271] 饱和度判定单元297判定共享存储器295的像素数据TEMP是否超过满量程FS(是否饱和)。在第六实施方案中饱和度判定之后的处理与在第五实施方案中类似。
[0272] 以这种方式，在本技术的第六实施方案中，输出单元270降低了FD的电压并且从而降低灵敏度，使得可以抑制饱和信号量的不足。
[0273] <7.第七实施方案>
[0274] 在上述的第一实施方案中，一个半导体基板包括像素电路310、ADC320和存储器273。然而，可选择地，所述器件也可以分散地布置在多个堆叠的半导体基板上。根据第七实
施方案的固态成像元件200与第一实施方案的不同之处在于像素电路310等分散地布置在
多个堆叠的半导体基板上。
施方案的固态成像元件200与第一实施方案的不同之处在于像素电路310等分散地布置在
多个堆叠的半导体基板上。
[0275] 图38是示出了根据本技术第七实施方案的固态成像元件200的堆叠结构的示例的立体图。根据第七实施方案的固态成像元件200包括相互堆叠在一起的上基板202和下基板
204。各个基板通过铜‑铜键合、硅通孔(TSV)技术等堆叠。
204。各个基板通过铜‑铜键合、硅通孔(TSV)技术等堆叠。
[0276] 上基板202包括布置成二维网格图案的像素电路310。此外，下基板204包括与像素电路310一样多的ADC 320和存储器273。在图示中省略了除了像素电路310、ADC 320和存储
器273之外的电路和元件。上基板202的“上”表示更接近光学单元110的一侧。
器273之外的电路和元件。上基板202的“上”表示更接近光学单元110的一侧。
[0277] 以这种方式，在本技术的第七实施方案中，像素电路310、ADC 320和存储器273分散地布置在相互堆叠的上基板202和下基板204上。这使得可以提高固态成像元件200的封
装密度和集成度。
装密度和集成度。
[0278] [第一变形例]
[0279] 在上述的第七实施方案中，存储器273布置在下基板204上。然而，可选择地，存储器273可以布置在上基板202上。根据第七实施方案的第一变形例的固态成像元件200与第
七实施方案的不同之处在于存储器273布置在上基板202上。
七实施方案的不同之处在于存储器273布置在上基板202上。
[0280] 图39是示出了根据本技术第七实施方案的第一变形例的固态成像元件200的堆叠结构的示例的立体图。在第七实施方案的第一变形例中，像素电路310和存储器273布置在
上基板202上，而ADC 320布置在下基板204上。在图示中省略了除了像素电路310、ADC 320
和存储器273之外的电路和元件。
上基板202上，而ADC 320布置在下基板204上。在图示中省略了除了像素电路310、ADC 320
和存储器273之外的电路和元件。
[0281] 以这种方式，在本技术的第七实施方案的第一变形例中，像素电路310和存储器273布置在上基板202上，而ADC 320布置在下基板204上。这使得可以提高固态成像元件200
的封装密度和集成度。
的封装密度和集成度。
[0282] [第二变形例]
[0283] 在上述的第七实施方案中，两个堆叠的半导体基板包括像素电路310、ADC 320和存储器273。然而，可选择地，所述器件也可以分散地布置在三个堆叠的半导体基板上。根据
第七实施方案的第二变形例的固态成像元件200与第七实施方案的不同之处在于像素电路
310等分散地布置在三个堆叠的半导体基板上。
第七实施方案的第二变形例的固态成像元件200与第七实施方案的不同之处在于像素电路
310等分散地布置在三个堆叠的半导体基板上。
[0284] 图40是示出了根据本技术第七实施方案的第二变形例的固态成像元件200的堆叠结构的示例的立体图。根据第七实施方案的第二变形例的固态成像元件200包括相互堆叠
的上基板202、中间基板203和下基板204。
的上基板202、中间基板203和下基板204。
[0285] 上基板202包括布置成二维网格图案的像素电路310。此外，与像素电路310的数量一样多的ADC 320布置在中间基板203上。下基板204包括与像素电路310的数量一样多的存
储器273。在图示中省略了除了像素电路310、ADC 320和存储器273之外的电路和元件。
储器273。在图示中省略了除了像素电路310、ADC 320和存储器273之外的电路和元件。
[0286] 以这种方式，在本技术的第七实施方案的第二变形例中，像素电路310、ADC 320和存储器273分散地布置在三个堆叠的半导体基板上，使得可以进一步地提高固态成像元件
200的封装密度和集成度。
200的封装密度和集成度。
[0287] <8.移动体的应用示例>
[0288] 根据本公开的技术(本技术)可以应用于各种产品。例如，根据本公开的技术可以实现为安装在如汽车、电动汽车、混合动力电动汽车、摩托车、自行车、个人移动装置、飞机、
无人机、船和机器人等任何类型的移动体上的装置。
无人机、船和机器人等任何类型的移动体上的装置。
[0289] 图41是示出了作为可以应用根据本公开的技术的移动体控制系统的示例的车辆控制系统的示意性配置示例的框图。
[0290] 车辆控制系统12000包括经由通信网络12001连接的多个电子控制单元。在图41中示出的示例中，车辆控制系统12000包括驱动系统控制单元12010、车身系统控制单元
12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，作
为综合控制单元12050的功能配置，示出了微型计算机12051、音频图像输出单元12052和车
载网络接口(I/F)12053。
12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，作
为综合控制单元12050的功能配置，示出了微型计算机12051、音频图像输出单元12052和车
载网络接口(I/F)12053。
[0291] 驱动系统控制单元12010根据各种程序控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010充当以下装置的控制装置：产生车辆的驱动力的驱动力
产生装置(如内燃机或者驱动马达)、将驱动力传递到车轮的驱动力传递机构、调整车辆的
转向角的转向机构、生成车辆的制动力的制动装置等。
产生装置(如内燃机或者驱动马达)、将驱动力传递到车轮的驱动力传递机构、调整车辆的
转向角的转向机构、生成车辆的制动力的制动装置等。
[0292] 车身系统控制单元12020根据各种程序控制装配在车身上的各种装置的操作。例如，车身系统控制单元12020充当以下装置的控制装置：无钥匙进入系统、智能钥匙系统、电
动车窗装置或者如前照灯、后照灯、刹车灯、转向信号灯或雾灯等各种灯。在这种情况下，车
身系统控制单元12020可以接收从替代钥匙的便携式设备发送的无线电波或者各种开关的
信号的输入。车身系统控制单元12020接收这些无线电波或者信号的输入并且控制车辆的
门锁装置、电动车窗装置、灯等。
动车窗装置或者如前照灯、后照灯、刹车灯、转向信号灯或雾灯等各种灯。在这种情况下，车
身系统控制单元12020可以接收从替代钥匙的便携式设备发送的无线电波或者各种开关的
信号的输入。车身系统控制单元12020接收这些无线电波或者信号的输入并且控制车辆的
门锁装置、电动车窗装置、灯等。
[0293] 车外信息检测单元12030检测装备有车辆控制系统12000的车辆的外部的信息。例如，成像单元12031连接到车外信息检测单元12030。车外信息检测单元12030使成像单元
12031拍摄车辆外部的图像并且接收拍摄的图像。车外信息检测单元12030可以基于接收到
的图像执行如人、汽车、障碍物、标志和路面上的字符等物体的物体检测处理或者距离检测
处理。
12031拍摄车辆外部的图像并且接收拍摄的图像。车外信息检测单元12030可以基于接收到
的图像执行如人、汽车、障碍物、标志和路面上的字符等物体的物体检测处理或者距离检测
处理。
[0294] 成像单元12031是接收光并且输出与接收的光量相对应的电信号的光学传感器。成像单元12031可以将电信号作为图像输出或者将它作为测距信息输出。另外，由成像单元
12031接收的光可以是可见光或者如红外光等不可见光。
12031接收的光可以是可见光或者如红外光等不可见光。
[0295] 车内信息检测单元12040检测车辆内部的信息。例如，车内信息检测单元12040与检测驾驶员的状态的驾驶员状态检测器12041连接。例如，驾驶员状态检测器12041可以包
括拍摄驾驶员的相机。车内信息检测单元12040可以基于从驾驶员状态检测器12041输入的
检测信息计算驾驶员的疲劳程度或者集中程度，或者可以判定驾驶员是否在打瞌睡。
括拍摄驾驶员的相机。车内信息检测单元12040可以基于从驾驶员状态检测器12041输入的
检测信息计算驾驶员的疲劳程度或者集中程度，或者可以判定驾驶员是否在打瞌睡。
[0296] 微型计算机12051可以基于由车外信息检测单元12030或者车内信息检测单元12040获得的车辆外部/内部信息计算驱动力产生装置、转向机构或者制动装置的控制目标
值，并且可以向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以执行协
同控制以实现高级驾驶员辅助系统(ADAS)的功能，该功能包括车辆的碰撞避免或者撞击减
轻、基于车间距离的跟车行驶、定速行驶、车辆碰撞警告、车道偏离警告等。
值，并且可以向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以执行协
同控制以实现高级驾驶员辅助系统(ADAS)的功能，该功能包括车辆的碰撞避免或者撞击减
轻、基于车间距离的跟车行驶、定速行驶、车辆碰撞警告、车道偏离警告等。
[0297] 此外，允许微型计算机12051基于由车外信息检测单元12030或者车内信息检测单元12040获得的关于车辆周围的信息控制驱动力产生装置、转向机构、制动装置等，从而执
行协同控制以实现进行不依赖驾驶员的操作的自动行驶的自动驾驶等。
行协同控制以实现进行不依赖驾驶员的操作的自动行驶的自动驾驶等。
[0298] 另外，微型计算机12051可以基于由车外信息检测单元12030获得的车辆外部信息向车身系统控制单元12020输出控制指令。例如，微型计算机12051可以根据由车外信息检
测单元12030感测到的前方车辆或者对向车辆的位置控制前照灯，从而可以执行协同控制
以实现防眩光，如将远光灯切换到近光灯。
测单元12030感测到的前方车辆或者对向车辆的位置控制前照灯，从而可以执行协同控制
以实现防眩光，如将远光灯切换到近光灯。
[0299] 音频图像输出单元12052以音频或者图像中至少一种的形式向能够视觉上或者听觉上向车辆的乘员或者车辆的外部通知信息的输出装置传输输出信号。在图41的示例中，
作为示例性的输出装置示出了音频扬声器12061、显示单元12062和仪表面板12063。例如，
显示单元12062可以包括车载显示器或者平视显示器中的至少一者。
作为示例性的输出装置示出了音频扬声器12061、显示单元12062和仪表面板12063。例如，
显示单元12062可以包括车载显示器或者平视显示器中的至少一者。
[0300] 图42是示出了成像单元12031的安装位置的示例的图。
[0301] 在图42中，成像单元12031包括成像单元12101、12102、12103、12104和12105。
[0302] 例如，成像单元12101、12102、12103、12104和12105设置在车辆12100上的至少一个位置上，包括前鼻、侧视镜、后保险杠、后门、车厢挡风玻璃的上部等。配置在前鼻的成像
单元12101和配置在车厢挡风玻璃的上部的成像单元12105主要获得车辆12100的前方的图
像。配置在侧视镜上的成像单元12102和12103主要获得车辆12100的侧面的图像。配置在后
保险杠或者后门上的成像单元12104主要获得车辆12100后面的图像。配置在车厢挡风玻璃
的上部的成像单元12105主要用来检测前方车辆、行人、障碍物、交通信号、交通标志、车道
等。
单元12101和配置在车厢挡风玻璃的上部的成像单元12105主要获得车辆12100的前方的图
像。配置在侧视镜上的成像单元12102和12103主要获得车辆12100的侧面的图像。配置在后
保险杠或者后门上的成像单元12104主要获得车辆12100后面的图像。配置在车厢挡风玻璃
的上部的成像单元12105主要用来检测前方车辆、行人、障碍物、交通信号、交通标志、车道
等。
[0303] 需要指出的是，图42示出了成像单元12101至12104的拍摄范围的示例。成像范围12111表示配置在前鼻的成像单元12101的成像范围，成像范围12112和12113表示配置在侧
视镜上的成像单元12102和12103的成像范围，成像范围12114表示配置在后保险杠或者后
门上的成像单元12104的成像范围。例如，由成像单元12101至12104拍摄的图像数据重叠，
从而产生从上方观察到的车辆12100的俯瞰图像。
视镜上的成像单元12102和12103的成像范围，成像范围12114表示配置在后保险杠或者后
门上的成像单元12104的成像范围。例如，由成像单元12101至12104拍摄的图像数据重叠，
从而产生从上方观察到的车辆12100的俯瞰图像。
[0304] 成像单元12101至12104中的至少一个可以具有获得距离信息的功能。例如，成像单元12101至12104中的至少一个可以是包括多个成像元件的立体相机，或者可以是具有用
于相位差检测的像素的成像元件。
于相位差检测的像素的成像元件。
[0305] 例如，微型计算机12051可以基于从成像单元12101至12104获得的距离信息计算到成像范围12111至12114内的每一个三维物体的距离和距离的时间变化(相对于车辆
12100的相对速度)，从而可以将在与车辆12100基本上相同的方向上以预定速度(例如，
0km/h以上)行驶的三维物体(其是在车辆12100的行驶路径上最近的三维物体)提取为前方
车辆。此外，微型计算机12051可以设定在前方车辆的前面预先确保的车辆间距，并且可以
执行自动制动控制(包括跟车停止控制)、自动加速控制(包括跟车启动控制)等。以这种方
式，可以执行协同控制以实现不依赖驾驶员的操作的自动行驶的自动驾驶等。
12100的相对速度)，从而可以将在与车辆12100基本上相同的方向上以预定速度(例如，
0km/h以上)行驶的三维物体(其是在车辆12100的行驶路径上最近的三维物体)提取为前方
车辆。此外，微型计算机12051可以设定在前方车辆的前面预先确保的车辆间距，并且可以
执行自动制动控制(包括跟车停止控制)、自动加速控制(包括跟车启动控制)等。以这种方
式，可以执行协同控制以实现不依赖驾驶员的操作的自动行驶的自动驾驶等。
[0306] 例如，基于从成像单元12101至12104获得的距离信息，微型计算机12051可以将与三维物体相关的三维物体数据提取为分类为如两轮车辆、普通车辆、大型车辆、行人和如电
线杆等其他的三维物体等的三维物体，以便用于障碍物的自动避免。例如，微型计算机
12051将车辆12100的附近的障碍物区分为对车辆12100的驾驶员具有高可见度的障碍物和
对车辆12100的驾驶员具有低可见度的障碍物。其次，微型计算机12051判定指示与每一个
障碍物碰撞的风险的碰撞风险。当碰撞风险是设定值以上并且有可能碰撞时，微型计算机
12051可以经由音频扬声器12061和显示单元12062向驾驶员输出警告，并且可以经由驱动
系统控制单元12010执行强制减速和避让转向，从而实现用于避免碰撞的驾驶辅助。
线杆等其他的三维物体等的三维物体，以便用于障碍物的自动避免。例如，微型计算机
12051将车辆12100的附近的障碍物区分为对车辆12100的驾驶员具有高可见度的障碍物和
对车辆12100的驾驶员具有低可见度的障碍物。其次，微型计算机12051判定指示与每一个
障碍物碰撞的风险的碰撞风险。当碰撞风险是设定值以上并且有可能碰撞时，微型计算机
12051可以经由音频扬声器12061和显示单元12062向驾驶员输出警告，并且可以经由驱动
系统控制单元12010执行强制减速和避让转向，从而实现用于避免碰撞的驾驶辅助。
[0307] 成像单元12101至12104中的至少一个可以是用于检测红外线的红外摄像机。例如，微型计算机12051可以通过判定成像单元12101至12104的拍摄图像中是否存在行人来
识别行人。例如，这种行人识别通过以下程序执行：通过提取在作为红外相机的成像单元
12101至12104捕获的图像中的特征点的程序，以及通过对表示物体的轮廓的一系列特征点
执行图案匹配处理的程序。当微型计算机12051判定在成像单元12101至12104拍摄的图像
中存在行人并且识别出行人时，音频图像输出单元12052控制显示单元12062执行矩形轮廓
线的叠加显示用于强调识别出的行人。此外，音频图像输出单元12052可以控制显示单元
12062在期望的位置显示表示行人的图标等。
识别行人。例如，这种行人识别通过以下程序执行：通过提取在作为红外相机的成像单元
12101至12104捕获的图像中的特征点的程序，以及通过对表示物体的轮廓的一系列特征点
执行图案匹配处理的程序。当微型计算机12051判定在成像单元12101至12104拍摄的图像
中存在行人并且识别出行人时，音频图像输出单元12052控制显示单元12062执行矩形轮廓
线的叠加显示用于强调识别出的行人。此外，音频图像输出单元12052可以控制显示单元
12062在期望的位置显示表示行人的图标等。
[0308] 在上文中，已经描述了可以应用根据本公开的技术的车辆控制系统的示例。根据本公开的技术可以应用于上述配置中的成像单元12101至12104中的固态成像元件。具体
地，在固态成像元件中的输出单元将第一次的差值和第二次及以后的D相数据的总和保存
在存储器中。将根据本公开的技术应用于成像单元12101至12104可以抑制固态成像元件的
存储容量的增加，使得成像单元的成本降低。
地，在固态成像元件中的输出单元将第一次的差值和第二次及以后的D相数据的总和保存
在存储器中。将根据本公开的技术应用于成像单元12101至12104可以抑制固态成像元件的
存储容量的增加，使得成像单元的成本降低。
[0309] 需要指出的是，上述实施方案示出了用于实施本技术的示例，并且实施方案的内容对应于包含在所附的权利要求书中的发明主题。类似地，包含在所附的权利要求书中的
发明主题对应于在与本技术的实施方案中的内容相同的名称下的内容。然而，本技术不限
于所述实施方案，并且可以在不脱离技术范围的情况下对实施方案进行各种变形。
发明主题对应于在与本技术的实施方案中的内容相同的名称下的内容。然而，本技术不限
于所述实施方案，并且可以在不脱离技术范围的情况下对实施方案进行各种变形。
[0310] 此外，在上述的实施方案中的处理过程可以视为包括一系列这些过程的方法，并且视为用于使计算机执行一系列这些过程的程序或者视为存储该程序的记录介质。例如，
这种记录介质可以是光盘(CD)、迷你光盘(MD)、数字多功能光盘(DVD)、存储卡、蓝光(Blu‑
ray)(注册商标)光盘等。
这种记录介质可以是光盘(CD)、迷你光盘(MD)、数字多功能光盘(DVD)、存储卡、蓝光(Blu‑
ray)(注册商标)光盘等。
[0311] 需要指出的是，在本说明书中描述的效果是为了示例说明的目的并且不限于此。也可以具有其他的效果。
[0312] 需要指出的是，本技术也可以具有如下配置。
[0313] (1)一种固态成像元件，包括：
[0314] 像素电路，其依次生成预定复位电平和与曝光量相对应的多个信号电平；
[0315] 模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信
号数据输出；
号数据输出；
[0316] 存储器，其对保存数据进行保存；以及
[0317] 运算电路，其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信
号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据。
号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据。
[0318] (2)根据(1)所述的固态成像元件，
[0319] 其中所述模拟数字转换器将预定数量的所述信号电平中的每一个转换成所述信号数据，并且
[0320] 所述存储器的容量是底为2的所述预定数量的对数和所述差值的数据大小的总和。
[0321] (3)根据(1)或者(2)所述的固态成像元件，
[0322] 其中所述像素电路生成与所述多个信号电平的数量一样多的所述复位电平，以及
[0323] 所述运算电路在每一次输出所述复位数据时都将所述复位数据和所述保存数据相加，然后使所述存储器保存所述相加的数据作为新的保存数据。
[0324] (4)根据(1)或者(2)所述的固态成像元件，
[0325] 其中与所述多个信号电平中的每一个相对应的曝光时间彼此不同，以及
[0326] 所述像素电路生成一个所述复位电平。
[0327] (5)根据(4)所述的固态成像元件，
[0328] 其中所述模拟数字转换器根据与所述曝光时间的比率相对应的操作频率转换所述信号电平。
[0329] (6)根据(1)到(5)中任一项所述的固态成像元件，
[0330] 其中所述像素电路包括：
[0331] 电荷存储部，其存储传输的电荷并生成与所存储的电荷量相对应的电压；
[0332] 多个光电二极管，其共享所述电荷存储部；以及
[0333] 传输部，其将在所述多个光电二极管中的每一个中通过光电转换生成的所述电荷传输到所述电荷存储部。
[0334] (7)根据(1)到(6)中任一项所述的固态成像元件，
[0335] 其中与所述多个信号电平中的每一个相对应的曝光时间彼此不同，以及
[0336] 所述运算电路用所述曝光时间中的每一个的比率乘以所述复位数据和所述信号数据，然后计算所述差值。
[0337] (8)根据(7)所述的固态成像元件，
[0338] 其中所述曝光时间中的每一个的比率是2的幂，以及
[0339] 所述运算电路对所述复位数据和所述信号数据执行移位操作。
[0340] (9)根据(1)到(8)中任一项所述的固态成像元件，
[0341] 其中所述像素电路设置成二维网格图案，并且
[0342] 为每一个所述像素电路配置所述模拟数字转换器。
[0343] (10)根据(1)到(9)中任一项所述的固态成像元件，进一步地包括两个堆叠的半导体基板，
[0344] 其中所述像素电路布置在所述两个半导体基板中的一个上，以及
[0345] 所述模拟数字转换器和所述存储器布置在所述两个半导体基板中的另一个上。
[0346] (11)根据(1)到(9)中任一项所述的固态成像元件，进一步地包括两个堆叠的半导体基板，
[0347] 其中所述像素电路和所述存储器布置在所述两个半导体基板中的一个上，以及
[0348] 所述模拟数字转换器布置在所述两个半导体基板中的另一个上。
[0349] (12)根据(1)到(9)中任一项所述的固态成像元件，进一步地包括堆叠的第一、第二和第三半导体基板，
[0350] 其中所述像素电路布置在所述第一半导体基板上，
[0351] 所述模拟数字转换器布置在所述第二半导体基板上，以及
[0352] 所述存储器布置在所述第三半导体基板上。
[0353] (13)一种固态成像元件，包括：
[0354] 像素电路，其依次生成第一和第二复位电平以及与曝光量相对应的第一和第二信号电平；
[0355] 模拟数字转换器，其以预定分辨率将所述第一复位电平和所述第二信号电平分别转换成第一复位数据和第二信号数据并且以比所述预定分辨率高的分辨率将所述第二复
位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
[0356] 相关双采样处理单元，其获得所述第一复位数据和所述第二信号数据之间的差值作为第一像素数据以及获得所述第二复位数据和所述第一信号数据之间的差值作为所述
第二像素数据；
第二像素数据；
[0357] 第一存储器，其保存所述第一像素数据；
[0358] 第二存储器，其保存所述第二像素数据；以及
[0359] 判定单元，其判定所述保存的第二像素数据的值是否高于预定值并且在所述第二像素数据的值高于所述预定值的情况下输出所述保存的第一像素数据以及在所述第二像
素数据的值低于所述预定值的情况下输出所述第二像素数据。
素数据的值低于所述预定值的情况下输出所述第二像素数据。
[0360] (14)根据(13)所述的固态成像元件，进一步地包括像素驱动部，其使所述像素电路以预定灵敏度生成所述第一复位电平和所述第二信号电平以及使所述像素电路以与预
定灵敏度不同的灵敏度生成所述第二复位电平和所述第一信号电平。
定灵敏度不同的灵敏度生成所述第二复位电平和所述第一信号电平。
[0361] (15)根据(13)或者(14)所述的固态成像元件，
[0362] 其中所述像素电路生成所述第一和第二复位电平以及所述第一和第二信号电平中的各者作为像素信号，
[0363] 所述模拟数字转换器包括：
[0364] 比较单元，其将具有斜坡的预定参考信号与所述像素信号进行多次比较并且输出比较结果；以及
[0365] 数据存储单元，其将由所述比较结果中的每一个构成的数据作为所述第一和第二复位数据或者所述第一和第二信号数据进行存储，并且
[0366] 当所述第二复位电平和所述第一信号电平中的各者比较时的所述斜坡的坡度比当所述第一复位电平和所述第二信号电平中的各者比较时的坡度平缓。
[0367] (16)根据(13)到(15)中任一项所述的固态成像元件，
[0368] 其中所述像素电路配置成二维网格图案，
[0369] 为每一个所述像素电路配置所述模拟数字转换器，以及
[0370] 所述第二存储器由所有的所述像素电路共享。
[0371] (17)一种固态成像装置，包括：
[0372] 像素电路，其依次生成预定复位电平和与曝光量相对应的多个信号电平；
[0373] 模拟数字转换器，其将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信
号数据输出；
号数据输出；
[0374] 存储器，其对保存数据进行保存；
[0375] 运算电路，其使所述存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述信
号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据；以及
号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据；以及
[0376] 数字信号处理单元，其对已经保存的所述保存数据执行预定信号处理。
[0377] (18)一种固态成像装置，包括：
[0378] 像素电路，其依次生成第一和第二复位电平以及与曝光量相对应的第一和第二信号电平；
[0379] 模拟数字转换器，其以预定分辨率将所述第一复位电平和所述第二信号电平分别转换成第一复位数据和第二信号数据并且以比所述预定分辨率高的分辨率将所述第二复
位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
[0380] 相关双采样处理单元，其获得所述第一复位数据和所述第二信号数据之间的差值作为第一像素数据以及获得所述第二复位数据和所述第一信号数据之间的差值作为所述
第二像素数据；
第二像素数据；
[0381] 第一存储器，其保存所述第一像素数据；
[0382] 第二存储器，其保存所述第二像素数据；
[0383] 判定单元，其判定所述保存的第二像素数据的值是否高于预定值并且在所述第二像素数据的值高于所述预定值的情况下输出所述保存的第一像素数据以及在所述第二像
素数据的值低于所述预定值的情况下输出所述第二像素数据；以及
素数据的值低于所述预定值的情况下输出所述第二像素数据；以及
[0384] 数字信号处理单元，其对所述第一和第二像素数据中的输出数据执行预定信号处理。
[0385] (19)一种固态成像元件的控制方法，所述方法包括：
[0386] 生成过程，依次生成预定复位电平和与曝光量相对应的多个信号电平；
[0387] 模拟数字转换过程，将所述预定复位电平转换成数字数据并将这个数据作为复位数据输出，然后将所述多个信号电平中的每一个转换成数字数据并将所述数字数据作为信
号数据输出；以及
号数据输出；以及
[0388] 运算操作过程，首先使存储器保存所述复位数据和第一次输出的所述信号数据之间的差值作为所述保存数据，然后将已经保存的所述保存数据和第二次及以后输出的所述
信号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据。
信号数据加在一起并使所述存储器保存所述相加的数据作为新的保存数据。
[0389] (20)一种固态成像元件的控制方法，所述方法包括：
[0390] 生成过程，依次生成第一和第二复位电平以及与曝光量相对应的第一和第二信号电平；
[0391] 模拟数字转换过程，以预定分辨率将所述第一复位电平和所述第二信号电平分别转换成第一复位数据和第二信号数据并且然后以比所述预定分辨率高的分辨率将所述第
二复位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
二复位电平和所述第一信号电平分别转换成第二复位数据和第一信号数据；
[0392] 相关双采样处理过程，获得所述第一复位数据和所述第二信号数据之间的差值作为第一像素数据并将所述数据保存在第一存储器中，以及获得所述第二复位数据和所述第
一信号数据之间的差值作为所述第二像素数据并将所述数据保存在第二存储器中；和
一信号数据之间的差值作为所述第二像素数据并将所述数据保存在第二存储器中；和
[0393] 判定过程，判定所述保存的第二像素数据的值是否高于预定值并且在所述第二像素数据的值高于所述预定值的情况下输出所述保存的第一像素数据以及在所述第二像素
数据的值低于所述预定值的情况下输出所述第二像素数据。
数据的值低于所述预定值的情况下输出所述第二像素数据。
[0394] 附图标记列表
[0395] 100 成像装置
[0396] 110 光学单元
[0397] 120 DSP电路
[0398] 130 显示单元
[0399] 140 操作单元
[0400] 150 总线
[0401] 160 帧存储器
[0402] 170 存储单元
[0403] 180 电源单元
[0404] 200 固态成像元件
[0405] 201 半导体基板
[0406] 202 上基板
[0407] 203 中间基板
[0408] 204 下基板
[0409] 210 DAC
[0410] 220 时间码产生器
[0411] 230 垂直驱动电路
[0412] 240 像素阵列单元
[0413] 241 时间码传输单元
[0414] 250 像素驱动电路
[0415] 260 时序生成电路
[0416] 270 输出单元
[0417] 271 运算单元
[0418] 272 存储器阵列
[0419] 273 存储器
[0420] 274 存储单元
[0421] 280 运算电路
[0422] 281，284，286，291 选择器
[0423] 282 加法电路
[0424] 283，372，373，374，382，383，392 反相器
[0425] 285 全加器
[0426] 290 移位器
[0427] 292 加法器
[0428] 293 乘法器
[0429] 295 共享存储器
[0430] 296 CDS处理单元
[0431] 297 饱和度判定单元
[0432] 300 像素
[0433] 310 像素电路
[0434] 311 复位晶体管
[0435] 312 FD
[0436] 313 子像素电路
[0437] 314 传输晶体管
[0438] 315 光电二极管
[0439] 316 放电晶体管
[0440] 317 增益控制晶体管
[0441] 318 容量
[0442] 320 ADC
[0443] 321 比较电路
[0444] 330 差分输入电路
[0445] 331，334，336，351，352，355，356 PMOS晶体管
[0446] 332，333，335，341，353，354，357，391 NMOS晶体管
[0447] 340 电压转换电路
[0448] 350 正反馈电路
[0449] 360 数据存储单元
[0450] 361 中继器
[0451] 370 锁存控制电路
[0452] 371 NOR(或非)门
[0453] 380 锁存电路
[0454] 381 开关
[0455] 390 双向缓冲器
[0456] 393 缓冲器