半导体结构及其形成方法

摘要

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有伪栅介质层，所述伪栅介质层表面具有伪栅极层，所述伪栅极层侧壁具有侧墙，且所述侧墙位于伪栅介质层的表面，所述基底表面具有第一介质层，所述第一介质层覆盖侧墙的侧壁，且暴露出伪栅极层的顶部表面；去除所述伪栅极层，在所述第一介质层内形成伪栅开口；在所述伪栅开口的侧壁形成第一牺牲层；以所述第一牺牲层为掩膜，去除所述伪栅开口底部的伪栅介质层，在所述侧墙和基底之间形成填充结构。所述方法形成的半导体器件的性能较好。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底上具有伪栅介质层，所述伪栅介质层表面具有伪栅极层，所述伪栅极层的侧壁具有侧墙，且所述侧墙位于所述伪栅介质层的表面，所述基底表面具有第一介质层，所述第一介质层覆盖侧墙的侧壁，且暴露出伪栅极层的顶部表面；

去除所述伪栅极层，在所述第一介质层内形成伪栅开口；

在所述伪栅开口的侧壁形成第一牺牲层；

以所述第一牺牲层为掩膜，去除所述伪栅开口底部的伪栅介质层，在所述侧墙和基底之间形成填充结构。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅开口的宽度为：

28纳米～32纳米。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的厚度为：6纳米～9纳米。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的形成步骤包括：在所述第一介质层的顶部表面、以及伪栅开口的侧壁和底部表面形成第一牺牲膜；

去除第一介质层和伪栅开口底部的第一牺牲膜，在所述伪栅开口的侧壁形成第一牺牲层。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一牺牲膜的材料包括：硅锗。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：8纳米～10纳米。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的材料包括：氧化硅，所述填充结构的材料包括：氧化硅。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底上具有鳍部和隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁，所述伪栅介质层覆盖鳍部的部分侧壁和顶部表面，所述栅极层横跨所述鳍部；形成所述填充结构之后，所述形成方法还包括：去除所述第一牺牲层；去除所述第一牺牲层之后，在所述伪栅开口的侧壁以及鳍部的侧壁形成第二牺牲层；形成所述第二牺牲层之后，去除伪栅开口底部鳍部两侧的部分隔离层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二牺牲层的材料包括：硅锗；所述第二牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：2纳米～4纳米。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述伪栅开口底部鳍部两侧的部分隔离层之后，所述形成方法还包括：在所述伪栅开口内形成栅极结构。

11.一种半导体结构，其特征在于，包括：

基底，所述基底上具有侧墙；

位于所述基底上的第一介质层，所述第一介质层覆盖侧墙的侧壁，所述第一介质层内具有伪栅开口，所述伪栅开口的底部暴露出基底的顶部表面，且所述伪栅开口的侧壁暴露出侧墙；

位于所述侧墙和基底之间的填充结构；

位于所述伪栅开口侧壁侧墙上的第一牺牲层。

12.如权利要求11所述的半导体结构，其特征在于，所述伪栅开口的宽度为：28纳米～

32纳米。

13.如权利要求11所述的半导体结构，其特征在于，所述侧墙的厚度为：6纳米～9纳米。

14.如权利要求11所述的半导体结构，其特征在于，所述侧墙的材料包括氧化硅，所述填充结构的材料包括氧化硅。

15.如权利要求11所述的半导体结构，其特征在于，所述第一牺牲层的材料包括：硅锗。

16.如权利要求11所述的半导体结构，其特征在于，所述第一牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：8纳米～10纳米。

说明书

半导体结构及其形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] MOSFET(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此使亚阀值漏电(Subthrehhold leakage)现象更容易发生。

[0003] 鳍式场效晶体管(Fin Field effect transistor，FinFET)是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅(SOI)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。

[0004] 然而，随着半导体器件集成度的进一步提高，鳍式场效晶体管的性能有待进一步提高。

发明内容

[0005] 本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

[0006] 为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅介质层，所述伪栅介质层表面具有伪栅极层，所述伪栅极层的侧壁具有侧墙，且所述侧墙位于所述伪栅介质层的表面，所述基底表面具有第一介质层，所述第一介质层覆盖侧墙的侧壁，且暴露出伪栅极层的顶部表面；去除所述伪栅极层，在所述第一介质层内形成伪栅开口；在所述伪栅开口的侧壁形成第一牺牲层；以所述第一牺牲层为掩膜，去除所述伪栅开口底部的伪栅介质层，在所述侧墙和基底之间形成填充结构。

[0007] 可选的，所述伪栅开口的宽度为：28纳米～32纳米。

[0008] 可选的，所述侧墙的厚度为：6纳米～9纳米。

[0009] 可选的，所述第一牺牲层的形成步骤包括：在所述第一介质层的顶部表面、以及伪栅开口的侧壁和底部表面形成第一牺牲膜；去除第一介质层和伪栅开口底部的第一牺牲膜，在所述伪栅开口的侧壁形成第一牺牲层。

[0010] 可选的，所述第一牺牲膜的材料包括：硅锗。

[0011] 可选的，所述第一牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：8纳米～10纳米。

[0012] 可选的，所述伪栅介质层的材料包括：氧化硅，所述填充结构的材料包括：氧化硅。

[0013] 可选的，所述基底上具有鳍部和隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁，所述伪栅介质层覆盖鳍部的部分侧壁和顶部表面，所述栅极层横跨所述鳍部；形成所述填充结构之后，所述形成方法还包括：去除所述第一牺牲层；去除所述第一牺牲层之后，在所述伪栅开口的侧壁以及鳍部的侧壁形成第二牺牲层；形成所述第二牺牲层之后，去除所述伪栅开口底部鳍部两侧的部分隔离层。

[0014] 可选的，所述第二牺牲层的材料包括：硅锗；所述第二牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：2纳米～4纳米。

[0015] 可选的，去除所述伪栅开口底部鳍部两侧的部分隔离层之后，所述形成方法还包括：在所述伪栅开口内形成栅极结构。

[0016] 本发明还提供一种半导体结构，包括：基底；位于所述基底上的第一介质层，所述第一介质层覆盖侧墙的侧壁，所述第一介质层内具有伪栅开口，所述伪栅开口的底部暴露出基底的顶部表面，且所述伪栅开口的侧壁暴露出侧墙；位于所述侧墙和基底之间的填充结构；位于所述伪栅开口侧壁侧墙上的第一牺牲层。

[0017] 可选的，所述伪栅开口的宽度为：28纳米～32纳米。

[0018] 可选的，所述侧墙的厚度为：6纳米～9纳米。

[0019] 可选的，所述侧墙的材料包括氧化硅，所述填充结构的材料包括氧化硅。

[0020] 可选的，所述第一牺牲层的材料包括：硅锗。

[0021] 可选的，所述第一牺牲层在垂直于伪栅开口侧壁方向上的尺寸为：28纳米～32纳米。

[0022] 与现有技术相比，本发明实施例的技术方案具有以下有益效果：

[0023] 本发明技术方案提供的半导体结构的形成方法中，所述侧墙均位于伪栅介质层表面。在去除所述伪栅开口底部的伪栅介质层之前，在所述伪栅开口的侧壁形成第一牺牲层，所述第一牺牲层对侧墙底部的伪栅介质层进行保护，使得以所述第一牺牲层为掩膜，去除所述伪栅开口底部的伪栅介质层时，侧墙和基底之间未被去除的伪栅介质层用于形成阻挡结构。所述阻挡结构用于填充侧墙与基底表面之间的空隙，因此，能够有效地防止因侧墙与基底之间存在空隙造成的漏电，有利于提高半导体器件的性能。

[0024] 进一步，形成所述填充结构之后，所述形成方法还包括：在所述伪栅开口内形成栅极结构。所述基底上具有鳍部，所述伪栅开口底部暴露出鳍部的部分侧壁和顶部表面。形成所述填充结构之后，形成所述栅极结构之前，所述形成方法包括：在所述伪栅开口和鳍部的侧壁形成第二牺牲层；形成所述第二牺牲层之后，去除部分隔离层。在去除部分隔离层的过程中，所述第二牺牲层对所述填充结构进行保护，防止所述填充结构被去除。同时，去除部分隔离层，使得暴露出的鳍部的高度较高，则后续形成的栅极结构的沟道长度较长，有利于提高半导体器件的电流。

附图说明

[0025] 图1至图2是一种鳍式场效晶体管的形成方法各步骤的结构示意图；

[0026] 图3至图19是本发明一实施例半导体结构的形成方法各步骤的结构示意图。

具体实施方式

[0027] 正如背景技术所述，现有技术中形成的鳍式场效晶体管的性能较差。

[0028] 图1至图2是一种鳍式场效晶体管的形成方法各步骤的结构示意图。

[0029] 请参考图1，提供基底100；在所述基底100表面形成伪栅介质层101，在所述伪栅介质层101的表面形成伪栅极层102；在所述伪栅极层102的侧壁形成侧墙103，且所述侧墙103位于伪栅介质层101表面；在所述伪栅极层102两侧的基底100内形成源漏掺杂区106；在所述基底100和源漏掺杂区106的顶部表面形成第一介质层104，所述第一介质层覆盖侧墙103的侧壁，且暴露出伪栅极层102的顶部表面。

[0030] 请参考图2，去除所述伪栅极层102，在所述第一介质层104内形成伪栅开口105；去除所述伪栅开口105底部的伪栅介质层101(如图1所示)。

[0031] 上述方法中，所述伪栅介质层101的材料包括氧化硅，去除所述伪栅开口105底部的伪栅介质层101的工艺包括湿法刻蚀工艺。由于所述湿法刻蚀工艺不仅具有垂直于基底100表面方向上的刻蚀速率，还具有平行于基底100表面方向上的刻蚀速率。

[0032] 然而，由于侧墙103位于所述伪栅介质层102表面，使得采用湿法刻蚀工艺去除所述伪栅开口105底部的伪栅介质层101，易在侧墙103与基底100之间形成空洞。去除所述伪栅开口105之后，所述形成方法还包括在所述伪栅开口105内形成栅介质层。然而，所述栅介质层难以填充满侧墙103和基底100之间的所述空洞，则所述空洞使得半导体器件在工作状态时易发生漏电，不利于提高半导体器件的性能。

[0033] 为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：去除所述伪栅开口底部的伪栅介质层之前，在所述伪栅开口的侧墙形成第一牺牲层，所述第一牺牲层能够对侧墙底部的伪栅介质层进行保护，使得侧墙和基底之间的伪栅介质层不被去除，用于形成填充结构。所述填充结构使得侧墙和基底之间无空洞，则半导体器件不易在侧墙和基底之间发生漏电，有利于提高半导体器件的性能。

[0034] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0035] 图3至图19是本发明一实施例半导体结构的形成方法各步骤的结构示意图。

[0036] 请参考图3，提供基底200。

[0037] 所述基底200上还具有鳍部201。

[0038] 在本实施例中，所述基底200和鳍部201的形成步骤包括：提供初始基底，所述初始基底的表面具有第一掩膜层，所述第一掩膜层的顶部表面暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成基底200和位于基底200表面的鳍部201。

[0039] 在本实施例中，所述初始基底的材料为硅，相应的，基底200和鳍部201的材料为硅。

[0040] 在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

[0041] 所述第一掩膜层的材料包括：氮化硅或者氮化钛。所述第一掩膜层用于形成基底200和鳍部201的掩膜。

[0042] 以所述第一掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0043] 所述基底200上还具有隔离层202，所述隔离层202的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。

[0044] 所述隔离层202的形成步骤包括：在所述基底200表面、以及鳍部201的侧壁和顶部表面形成隔离材料层；去除部分隔离材料层，形成所述隔离层202。

[0045] 所述隔离材料层的材料包括：氧化硅或者氮氧化硅，相应的，隔离层202的材料包括：氧化硅或者氮氧化硅。

[0046] 所述隔离材料层的形成工艺包括：流体化学气相沉积工艺。

[0047] 去除部分隔离材料层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0048] 在本实施例中，所述基底200包括第一区A和第二区B，所述第一区A用于形成NMOS晶体管，所述第二区B用于形成PMOS晶体管。

[0049] 在其他实施例中，所述基底仅包括第一区，所述第一区用于形成NMOS晶体管；或者，所述第一区用于形成PMOS晶体管。

[0050] 请参考图4，在所述鳍部201的侧壁和顶部表面形成伪栅介质层203；在所述伪栅介质层203表面形成伪栅极层204；在所述伪栅极层204的侧壁形成侧墙205，且所述侧墙205位于所述伪栅介质层203表面。

[0051] 所述伪栅介质层203的材料包括：氧化硅。所述伪栅介质层203的形成工艺包括：原位水汽生成工艺或者化学氧化工艺。

[0052] 所述栅极层204的形成步骤包括：在所述伪栅介质层203的表面形成栅极材料膜，所述栅极材料膜表面具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分栅极材料膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述栅极材料膜，直至暴露出伪栅介质层201，形成栅极层204。

[0053] 所述第二掩膜层的材料包括：氮化硅或者氮化钛。所述第二掩膜层用于形成栅极层204。

[0054] 以所述第二掩膜层为掩膜，刻蚀所述栅极材料膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0055] 所述栅极材料膜的材料包括硅，相应的，所述栅极层204的材料包括硅。所述栅极材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0056] 所述侧墙205的形成工艺包括：在所述伪栅介质层203的顶部表面、以及栅极层204的侧壁和顶部表面形成侧墙膜；去除所述基底200表面以及栅极层204顶部表面的侧墙膜，在所述栅极层204的侧壁形成侧墙205。

[0057] 所述侧墙膜的材料包括：氮化硅，相应的，所述侧墙205的材料包括氮化硅。所述侧墙膜的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0058] 所述侧墙205的厚度为：6纳米～9纳米。

[0059] 去除所述基底200表面以及栅极层204顶部表面的侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0060] 所述侧墙205底部和鳍部201之间具有伪栅介质层203，所述侧墙205和鳍部201之间的伪栅介质层203用于后续形成填充结构，所述填充结构能够防止侧墙205和鳍部201之间产生空洞，有利于防止侧墙205和鳍部201之间漏电，有利于提高半导体器件的性能。

[0061] 请参考图5，在所述伪栅极层204和侧墙205两侧的伪栅介质层203和鳍部201内形成源漏掺杂区。

[0062] 在本实施例中，在所述第一区A的伪栅极层204和侧墙205两侧的伪栅介质层203和鳍部201内形成第一源漏掺杂区206；在所述第二区B的伪栅极层204和侧墙205两侧的伪栅介质层203和鳍部201内形成第二源漏掺杂区207。

[0063] 所述第一源漏掺杂区206的形成步骤包括：在所述第一区A的伪栅极层204和侧墙205两侧的伪栅介质层203和鳍部201内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一源漏离子，形成所述第一源漏掺杂区206。

[0064] 在本实施例中，所述第一区A用于形成NMOS晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，所述第一源漏离子为N型离子，如：磷离子或者砷离子。

[0065] 所述第二源漏掺杂区207的形成步骤包括：在所述第二区B的伪栅极层204和侧墙205两侧的伪栅介质层203和鳍部201内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二源漏离子，形成所述第二源漏掺杂区207。

[0066] 在本实施例中，所述第二区B用于形成PMOS晶体管，因此，所述第二外延层的材料包括：硅锗或者硅，所述第二源漏离子为P型离子，如：硼离子。

[0067] 请继续参考图5，形成所述第一源漏掺杂区206和第二源漏掺杂区207之后，所述形成方法还包括：在所述隔离层202、伪栅介质层203、第一源漏掺杂区206和第二源漏掺杂区207的表面、侧墙205的侧壁、以及栅极层204的顶部表面形成停止层208。

[0068] 所述停止层208的材料包括氮化硅。所述停止层208用于后续在第一源漏掺杂区206和第二源漏掺杂区207上形成插塞的停止层，所述停止层208用于第一源漏掺杂区206和第二源漏掺杂区207的顶部表面进行保护，有利于提高第一源漏掺杂区206和第二源漏掺杂区207的性能。

[0069] 请参考图6，在所述停止层208表面形成第一介质层209，所述第一介质层209暴露出伪栅极层204的顶部表面。

[0070] 所述第一介质层209的形成步骤包括：在所述停止膜208的顶部表面形成第一介质材料膜；平坦化所述第一介质材料膜，直至暴露出伪栅极层204的顶部表面，形成第一介质层209。

[0071] 所述第一介质材料膜的材料包括氧化硅，相应的，所述第一介质层209的材料包括氧化硅。所述第一介质材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0072] 所述第一介质层209用于实现半导体不同器件之间的电隔离。

[0073] 请参考图7，去除所述伪栅极层204，在所述第一介质层209内形成伪栅开口210。

[0074] 去除所述伪栅极层204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0075] 所述伪栅开口210的宽度为：28纳米～32纳米。所述伪栅开口210的宽度指的是第一源漏掺杂区206和第二源漏掺杂区207的中心连线方向上的尺寸。

[0076] 所述伪栅开口210用于后续容纳栅极结构。

[0077] 请参考图8，在所述第一介质层209的表面、以及伪栅开口210的侧壁和底部形成第一牺牲膜211。

[0078] 所述第一牺牲膜211的材料包括：硅锗，所述第一牺牲膜211的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

[0079] 所述第一牺牲膜211在垂直于伪栅开口210侧壁方向上的尺寸为：8纳米～10纳米。

[0080] 所述第一牺牲膜211用于后续形成第一牺牲层，所述第一牺牲膜211的厚度决定后续第一牺牲层的厚度。

[0081] 请参考图9，去除所述第一介质层209表面和伪栅开口210底部的第一牺牲膜211，在所述伪栅开口210的侧壁形成第一牺牲层212。

[0082] 去除所述第一介质层209表面和第一介质层209底部的第一牺牲膜211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0083] 所述第一牺牲层212由第一牺牲膜211形成，因此，所述第一牺牲层212的材料包括：硅锗，所述第一牺牲层212在垂直于伪栅开口210侧壁方向上的尺寸为：8纳米～10纳米。

[0084] 所述第一牺牲层212位于伪栅开口210侧壁的侧墙205上，所述第一牺牲层212用于对侧墙205底部的伪栅介质层203进行保护，有利于后续在侧墙205和鳍部201之间形成填充结构，使得侧墙205和鳍部201之间无空洞，则能够防止侧墙205和鳍部201之间发生漏电，有利于提高半导体器件的性能。

[0085] 请参考图10，以所述第一牺牲层212为掩膜，刻蚀所述伪栅开口210底部的伪栅介质层203，直至暴露出鳍部201的顶部表面，在所述侧墙205和鳍部201之间形成填充结构280。

[0086] 以所述第一牺牲层212为掩膜，刻蚀所述伪栅开口210底部的伪栅介质层203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0087] 以所述第一牺牲层212为掩膜，刻蚀所述伪栅开口210底部的伪栅介质层203的过程中，所述伪栅开口210底部暴露出的伪栅介质层203较少，则在去除所述伪栅开口210底部暴露出的伪栅介质层203的过程中，沿平行于基底200表面方向上，去除所述侧墙205和第一牺牲层212底部的伪栅介质层203的量较少，即：在所述侧墙205和鳍部201之间形成填充结构280，则所述侧墙205和鳍部201之间被填充结构280填充，防止侧墙205和鳍部201之间产生空洞，有利于防止侧墙205和鳍部201之间发生漏电。

[0088] 请参考图11，形成所述填充结构280之后，去除所述第一牺牲层212(见图10)。

[0089] 去除所述第一牺牲层212的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0090] 请参考图12，去除所述第一牺牲层212，进行清洗处理。

[0091] 所述清洗处理的工艺参数包括：清洗剂包括稀释的氢氟酸。

[0092] 所述清洗处理用于清洗去除所述第一牺牲层212之后，所残留下的副产物，有利于提高器件的清洁度，提高器件的性能。

[0093] 在本实施例中，去除所述第一牺牲层212之后，沿垂直于侧墙205侧壁方向上，填充结构280的尺寸大于侧墙205的尺寸。在所述清洗处理过程中，部分填充结构280也被去除，且所述侧墙205和鳍部201之间仍充满填充结构280，则所述侧墙205和鳍部201之间无空洞，有利于防止侧墙205和鳍部201之间发生漏电。

[0094] 请参考图13，进行所述清洗处理之后，在所述第一介质层209的表面、以及伪栅开口210的侧壁和顶部表面形成第二牺牲膜213。

[0095] 所述第二牺牲膜213的材料包括：硅锗。

[0096] 所述第二牺牲膜213在垂直于伪栅开口210侧壁方向上的尺寸为：2纳米～4纳米。

[0097] 所述第二牺牲膜213的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。所述第二牺牲膜213用于后续形成第二牺牲层。

[0098] 请参考图14和图15，图15是图14沿C-C1线的剖面示意图，图14是图15沿D-D1线的剖面示意图，去除所述第一介质层209表面和伪栅开口210底部的第二牺牲膜213，在所述伪栅开口210的侧壁形成第二牺牲层214。

[0099] 去除所述第一介质层209表面和伪栅开口210底部的第二牺牲膜213的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。所述第二牺牲层214的材料包括：硅锗。

[0100] 所述第二牺牲层214在垂直于伪栅开口210侧壁方向上的尺寸为：2纳米～4纳米。

[0101] 所述第二牺牲层214用于后续去除部分隔离层202时保护侧墙205和鳍部201之间的填充结构280，防止侧墙205和鳍部201之间产生空洞，防止侧墙205和鳍部201之间发生漏电，有利于提高半导体器件的性能。

[0102] 请参考图16和图17，去除所述伪栅开口210两侧的部分隔离层202。

[0103] 需要说明的是，图16与图15的剖面方向一致，图17与图14的剖面方向一致。

[0104] 去除所述伪栅开口210两侧的部分隔离层202，则暴露出的鳍部201的高度较高，则所形成的半导体器件的沟道长度较长，有利于提高半导体器件的电学性能。

[0105] 并且，在去除所述伪栅开口210两侧的部分隔离层202的过程中，所述第二牺牲层214对填充结构280进行保护，防止所述填充结构280被去除，则侧墙205和鳍部201之间不易产生空洞，使得侧墙205和鳍部201之间不易发生漏电，半导体器件的性能较好。

[0106] 请参考图18，去除所述伪栅开口210两侧的部分隔离层202之后，去除所述第二牺牲层214(见图17)。

[0107] 去除所述第二牺牲层214的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

[0108] 请参考图19，去除所述第二牺牲层214(见图17)之后，在所述伪栅开口210(见图18)内形成栅极结构216。

[0109] 所述栅极结构216包括：栅介质层(图中未示出)和位于栅介质层表面的栅极层。

[0110] 所述栅介质层为高K介质材料，所述K值范围：K大于3.9。在本实施例中，所述栅介质层的材料为氧化铪。

[0111] 在其他实施例中，所述栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

[0112] 所述栅极层的材料为金属。在本实施例中，所述栅极层的材料为钨。在其他实施例中，所述栅极层的材料包括：铝、铜、钛、银、金、铅或者镍。

[0113] 本发明还提供一种半导体结构，请参考图10，包括：基底200，所述基底200上具有侧墙205；位于所述基底200上的第一介质层209，所述第一介质层209覆盖侧墙205的侧壁，所述第一介质层209内具有伪栅开口210，所述伪栅开口210的底部暴露出基底200的顶部表面，且所述伪栅开口210侧壁还暴露出侧墙205；位于所述侧墙205与基底200之间具有填充结构280；位于所述伪栅开口210侧壁侧墙205上的第一牺牲层212。

[0114] 所述伪栅开口210的宽度为：28纳米～32纳米。

[0115] 所述侧墙205的厚度为：6纳米～9纳米。

[0116] 所述侧墙205的材料包括氧化硅，所述填充结构280的材料包括氧化硅。

[0117] 所述第一牺牲层212的材料包括：硅锗，所述第一牺牲层212在垂直于伪栅开口210侧壁方向上的尺寸为：8纳米～10纳米。

[0118] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。