扇出型封装和方法

摘要

公开一种半导体装置和方法。所示装置包括耦合到集成布线层的管芯，其中集成布线层包括宽于所述管芯的第一宽度。所示装置还包括耦合到所述集成布线层的模塑布线层。

权利要求

1. 一种半导体装置，包括：

耦合到集成布线层的管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；以及耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度。

2.如权利要求1所述的半导体装置，其中所述管芯通过从所述管芯的表面延伸的多个支柱耦合到所述集成布线层。

3.如权利要求1所述的半导体装置，其中所述管芯通过与所述管芯的表面齐平的多个接触部耦合到所述集成布线层。

4.如前述权利要求中的任一个所述的半导体装置，其中所述模塑布线层通过一个或多个焊料连接耦合到所述集成布线层。

5.如权利要求1-4中的任一个所述的半导体装置，其中所述管芯由横向延伸到与所述集成布线层相同宽度的第一密封剂横向包围。

6.如权利要求5所述的半导体装置，其中所述第一密封剂由横向延伸到与所述模塑布线层相同宽度的第二密封剂横向包围。

7.如权利要求1-4中的任一个所述的半导体装置，其中所述集成布线层包括大于管芯互连间距的第一互连间距，并且其中所述模塑布线层包括大于所述第一互连间距的第二互连间距。

8.如权利要求1-4中的任一个所述的半导体装置，其中所述管芯的背面被暴露。

9.如权利要求8所述的半导体装置，其中所述管芯的背面连同所述第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

10.一种电子系统，包括：

耦合到集成布线层的处理器管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；

耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度；

耦合到所述模塑布线层的电路板；以及

耦合到所述电路板的存储器装置，其中所述电路板配置成在所述处理器管芯与所述存储器装置之间路由通信。

11.如权利要求10所述的电子系统，还包括耦合到所述电路板的触摸屏界面。

12.如权利要求10所述的电子系统，还包括耦合到所述电路板的无线天线。

13.如权利要求10-12中的任一个所述的电子系统，其中所述管芯由横向延伸到与所述集成布线层相同宽度的第一密封剂横向包围。

14.如权利要求13所述的电子系统，其中所述第一密封剂由横向延伸到与所述第二模塑布线层相同宽度的第二密封剂横向包围。

15.如权利要求10-12中的任一个所述的电子系统，其中所述管芯的背面被暴露。

16.如权利要求15所述的电子系统，其中所述管芯的背面连同所述第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

17.一种形成半导体装置的方法，包括：

将多个管芯耦合到集成布线层以在扇出型晶片上形成多个扇出型晶片级半导体装置至第一宽度；

从所述扇出型晶片切分所述扇出型晶片级半导体装置；

测试每个扇出型晶片级半导体装置的功能性；以及

将模塑布线层耦合到功能扇出型晶片级半导体装置，其中所述模塑布线层延伸至宽于所述第一宽度的第二宽度。

18.如权利要求17所述的方法，其中将所述模塑布线层耦合到功能扇出型晶片级半导体装置包括将所述模塑布线层焊接到功能扇出型晶片级半导体装置。

19.如权利要求17所述的方法，还包括将所述功能扇出型晶片级半导体装置密封至横向延伸到与所述模塑布线层相同宽度的宽度。

20.如权利要求17所述的方法，还包括暴露所述功能扇出型晶片级半导体装置中的所述管芯的背面。

21.如权利要求17所述的方法，还包括研磨所述功能扇出型晶片级半导体装置中的所述管芯的背面。

22.如权利要求21所述的方法，还包括蚀刻所述功能扇出型晶片级半导体装置中的所述管芯的经研磨表面。

说明书

扇出型封装和方法

技术领域

[0001] 本文所述的实施例一般涉及用于半导体装置的封装配置和方法。

背景技术

[0002] 在半导体装置行业，总是需要更小和更薄的装置。随着尺寸缩减，以低成本来提供高产量过程能够具有挑战性。例如，扇出型晶片级封装（FOWLP）能够由于管芯偏移、模塑固化收缩、和翘曲而遭受产量损失。当需要多层重分布金属将信号、电源和地从半导体装置布线到最终球栅阵列引脚或球栅阵列焊球时，这可能被放大。期望解决小形状因数半导体装置的这些和其他挑战。

附图说明

[0003] 图1A-1F示出按照一些示例实施例的半导体装置的选定制造阶段。

[0004] 图2A-2F示出按照一些示例实施例的另一个半导体装置的选定制造阶段。

[0005] 图3示出按照一些示例实施例的半导体装置。

[0006] 图4示出按照一些示例实施例的半导体装置。

[0007] 图5示出按照一些示例实施例的半导体装置。

[0008] 图6示出按照一些示例实施例的半导体装置的制造方法的流程图。

[0009] 图7示出按照一些示例实施例的可结合半导体装置和方法的系统。

具体实施方式

[0010] 以下描述和附图充分地示出具体实施例以使本领域的技术人员能够实践它们。其他实施例可结合结构、逻辑、电气、过程和其他改变。一些实施例的部分和特征可包括在其他实施例的那些部分和特征中或由其替代。权利要求书中提出的实施例包含那些权利要求的所有可用等同体。

[0011] 图1A-1F示出按照一个示例的过程或形成半导体装置的步骤。管芯102示出为安装到载体110。在一个示例中，管芯102安装到扇出型晶片级载体110上。使用扇出型晶片级过程的制造的一个优点包括在管芯上廉价并容易地形成多个小规模连接，以及增加用于形成后续布线层的侧面积量的能力。在图1A中，管芯102在载体110上被间隔开，允许管芯侧面上的更多不动产（real estate）以形成扇出型互连。通过同时在晶片级载体110上处理多个管芯，能够增加处理操作中的效率。

[0012] 在所示示例中，管芯102包括从管芯102的表面延伸的多个支柱104。在一个示例中，支柱包括铜支柱或铜合金支柱。虽然铜和铜合金支柱用作示例，但本发明不限于此。可使用其他导体（诸如铝）或其他金属。

[0013] 在一个示例中，使用电镀形成支柱104。在一个示例中，通过物理沉积（诸如溅射）形成支柱104。在一个示例中，通过电解镀过程中的化学沉积来形成支柱104。在一个示例中，以精细的间距形成支住104以与在管芯102的表面上或管芯102的活动表面内形成的半导体装置的规模相匹配。下文（并且特别是在图3中）包括本发明的示例中使用的间距差异的进一步讨论。

[0014] 图1B示出另外的处理操作。在图1B中，在管芯102和支柱104上方形成密封剂106。在一个示例中，密封剂可包括环氧基密封剂。在本发明的范围内，可使用其他聚合物基密封剂。在一个示例中，密封剂106可包括悬在聚合物基体中的一个或多个填充物微粒。在一个示例中，密封剂106在管芯102和支柱104上方模塑或冲压。模塑操作可促进细致和复杂表面形貌（诸如支柱104）的填充。

[0015] 通过模塑操作形成的密封剂106将物理地与层压和蚀刻或其他方式处理的介电材料不同。例如，通过模塑操作形成的密封剂106将呈现指示密封剂106使用模塑操作形成的流线和最终特征。

[0016] 图1C示出另外的处理操作。在图1C中，密封剂106已被薄化以显露支柱104的顶面。在一个示例中，使用研磨液（slurry）或其他研磨剂来研磨密封剂106以提供薄化。在一个示例中，在检验生产的最终产品时，密封剂106的研磨将是可检测到的。

[0017] 图1D示出另外的处理操作。在图1D中，已移除载体110。但是，晶片（包括多个管芯102）保持为单件。虽然此示例中在这个阶段移除载体110，但也可以在过程中的其他点移除载体110。例如，可在下述步骤1E后移除载体110。

[0018] 在图1E中示出另外的处理操作。在图1E中，集成布线层120在管芯102上方形成，并耦合到支柱104。在一个示例中，整体成形包括镀敷或以其他方式直接在支柱104上形成导体布线124（诸如迹线和通孔）。整体成形对照分开的电路板的后续连接（通过诸如焊球的连接结构）来描述。

[0019] 图1E示出嵌入或部分嵌入电介质122内的多个导体布线124。在一个示例中，电介质122在导体布线124的单个层上方一次沉积一个层。从诸如聚酰亚胺基材料的材料沉积电介质122提供多个制造优点，与上文所述的那些优点相似。沉积（例如旋涂）能够容易地填充复杂形貌，诸如导体布线124的沉积层。如上所讨论的，通过使用扇出型晶片级处理技术在晶片级上形成集成布线层120，增加了制造效率。虽然使用晶片级作为示例，但在本发明的范围内，可使用其他批量处理。在一个示例中，使用面板级批量处理来代替晶片批量处理。

[0020] 在图1F中，晶片已沿线条108切分（singulate）以提供多个单独批量处理的半导体装置130。在这个上下文中，术语“晶片级半导体装置”是指在晶片级形成（如以上示例中所述）并随后如图1F中所示切分的单独装置。如上所述，单独批量处理的半导体装置130的制造方法能体多种方式被检测，包括但不限于检测到的密封剂流动，以及集成布线层120的集成建立。

[0021] 图1F还示出管芯102的暴露背面103，其产生于图1A-1F中所述的制造过程。暴露背面103的一个优点包括改进操作期间管芯102的冷却。因为图1A-1C中管芯102的位置靠近载体102，图1A-1F的示例导致暴露背面103。以下示例中描述了管芯背面暴露的其他示例。

[0022] 图2A-2F示出按照一个示例的另一个过程或形成半导体装置的步骤。与图1A-1F相似，管芯202示出为安装到载体210。在一个示例中，管芯202安装到扇出型晶片级载体210上。虽然使用扇出型晶片级载体210作为示例，但可使用其他批量处理载体，诸如面板载体（矩形，而不是像晶片一样的圆形）。

[0023] 在所示示例中，管芯202包括在管芯202内形成并与其表面共面的多个接触部204。在一个示例中，使用电镀形成接触部204。在一个示例中，通过物理沉积（诸如溅射）形成接触部204。在一个示例中，通过无电镀过程中的化学沉积形成接触部204。在一个示例中，以精细的间距形成接触部204以与在管芯202的表面上或管芯202的活动表面内形成的半导体装置的规模相匹配。

[0024] 图2B示出另外的处理操作。在图2B中，在管芯202上方形成密封剂206。在一个示例中，密封剂206可包括环氧基密封剂。在本发明的范围内，可使用其他聚合物基密封剂。在一个示例中，密封剂206可包括悬在聚合物基体中的一个或多个填充物微粒。在一个示例中，密封剂206在管芯202上方模塑或冲压。如以上示例中所讨论的，通过模塑操作形成的密封剂206将物理地与层压和蚀刻以其他方式处理的介电材料不同。例如，通过模塑操作形成的密封剂206将呈现指示密封剂206使用模塑操作形成的流线和最终特征。

[0025] 图2C示出另外的处理操作。在图2C中，已移除载体210，并且暴露接触部204。与图1A-1F的示例对比，图2C的配置不需要任何薄化操作，诸如研磨以暴露接触部204。只需要移除载体210。与图1D相似，虽然已移除载体210，但晶片（包括多个管芯202）保持为单件。

[0026] 在图2D中示出另外的处理操作。在图2D中，集成布线层220在管芯202上方形成，并耦合到接触部204。在一个示例中，整体成形包括镀敷或以其他方式直接在接触部204上形成导体布线224（诸如迹线和通孔）。整体成形对照分开的电路板的后续连接（通过诸如焊球的连接结构）来描述。

[0027] 图2D示出嵌入或部分嵌入电介质222内的多个导体布线224。在一个示例中，电介质222在导体布线224的单个层上一次沉积一个层。从诸如聚酰亚胺基材料的材料沉积电介质222提供多个制造优点。沉积（诸如旋涂）能够容易地填充复杂形貌，诸如导体布线224的沉积层。如上所讨论的，通过使用扇出型晶片级处理技术在晶片级形成集成布线层220，增加了制造效率。其他批量处理（例如面板级）也在本发明的范围内。

[0028] 在图2E中，晶片已沿线条208切分以提供多个单独批量处理的半导体装置230。在这个上下文中，术语“晶片级半导体装置”是指在晶片级形成（如以上示例中所述）并随后如图2E中所示切分的单独装置。如上所讨论的，单独批量处理的半导体装置230的制造方法能采用多种方式检测，包括但不限于检测到的密封剂流动，以及集成布线层220的集成建立。

[0029] 图2F示出另外的处理操作。在图2F中，单独批量处理的半导体装置230已被薄化（例如通过研磨）以显示管芯202的暴露背面203。暴露背面203的一个优点包括改进操作期间管芯102的冷却。在一个示例中，使用诸如磨痕（grind mask）的特征，薄化操作是可检测到的。在一个示例中，管芯202和密封剂206被并发地研磨并可跨两个表面呈现连续磨痕。

[0030] 在一个示例中，研磨后，暴露的经研磨管芯表面203可随后被蚀刻以移除磨痕。磨痕的存在可能在管芯表面中留下不需要的应力集中特征和/或残余应力，其可能导致管芯破裂。在蚀刻操作后，不存在磨痕可指示已执行蚀刻操作。

[0031] 图3示出按照选定实施例的半导体装置300。在图3中，单独批量处理的半导体装置301示出为耦合到模塑布线层332。在一个示例中，使用如图1A-1F中所述的示例过程形成单独批量处理的半导体装置301。

[0032] 管芯312示出为具有从管芯312的表面延伸的多个支柱313。集成布线层314示出为耦合到管芯312。第一密封剂315示出为横向包围管芯312，并横向延伸到与集成布线层314相同的宽度316。多个支柱313示出为形成管芯互连间距302。

[0033] 在一个示例中，模塑布线层332形成为与单独批量处理的半导体装置301分离并稍后附连到单独批量处理的半导体装置301。在一个示例中，界面318处的连接包括集成布线层314的导体布线与模塑布线层332的导体布线340之间的焊料连接。在一个示例中，在将单独批量处理的半导体装置301附连到模塑布线层332之后，在单独批量处理的半导体装置301上方模塑第二密封剂333。如图3中所示，在一个示例中，第二密封剂333横向延伸到与模塑布线层332相同的宽度334。在图3的示例中，第二密封剂333形成与第一密封剂315的界面，其在最终半导体装置300中将是可检测到的。

[0034] 虽然模塑布线层332示出为宽于集成布线层314，但本发明不限于此。在选定示例中，模塑布线层332的宽度与集成布线层314相同。

[0035] 在一个示例中，模塑布线层332通过镀敷形成在层中或以其他方式将导体布线340添加到层中，然后在导体布线340的每个连续层上方模塑密封剂338。虽然完成时模塑布线层332将成为一个整体部件，但单独形成的层之间的界面在最终产品中将是可检测到的。从诸如环氧基材料的材料模塑密封剂338提供多个制造优点。模塑过程能够容易地填充复杂形貌，诸如导体布线340的沉积层。在一个示例中，还使用阻焊层336来图案化并在导体布线340上应用焊球337。

[0036] 在所示示例中，多个支柱313示出为形成管芯互连间距302。集成布线层314形成第一互连间距304。模塑布线层332形成第二互连间距306。在所示示例中，第一互连间距304大于管芯互连间距302，并且第二互连间距306大于第一互连间距304。

[0037] 图3所述的制造方法的一个优点包括在半导体装置300的最终形成之前测试子组件（诸如单独管芯312）和单独批量处理的半导体装置301的能力。此过程通过在每个制造的步骤仅使用优良的子组件提高了所产生半导体装置300的产量。另外，通过将布线分解成集成布线层314和模塑布线层332，单独的过程变得更可靠。在每个集成布线层314和模塑布线层332中仅形成数量更少的布线层的需要使得过程没那么复杂，并导致更佳的产量。将布线分解成集成布线层314和模塑布线层332还允许上述互连间距304、306中的差异。所有这些优点是在不需要使半导体装置300更厚的情况下完成的，这对诸如移动电话、平板电脑等小型装置来说是合乎需要的。

[0038] 在图3中，作为形成单独批量处理的半导体装置301的方法的结果，暴露管芯312的背面320。

[0039] 图4示出按照选定实施例的半导体装置400。在图4中，单独批量处理的半导体装置401示出为耦合到模塑布线层432。在一个示例中，使用如图2A-2F中所述的示例过程形成单独批量处理的半导体装置301。

[0040] 管芯412示出为具有与管芯412的表面齐平形成的多个接触部413。集成布线层414示出为耦合到管芯412。第一密封剂415示出为横向包围管芯412，并横向延伸到与集成布线层414相同的宽度。

[0041] 在一个示例中，模塑布线层432形成为与单独批量处理的半导体装置401分离并稍后附连到单独批量处理的半导体装置401。在一个示例中，在界面418处的连接包括集成布线层414的导体布线与模塑布线层432的导体布线之间的焊料连接。在一个示例中，将单独批量处理的半导体装置401附连到模塑布线层432之后，在单独批量处理的半导体装置401上方模塑第二密封剂433。如图4中所示，在一个示例中，第二密封剂433横向延伸到与模塑布线层432相同的宽度。在图4的示例中，第二密封剂433形成与第一密封剂415的界面，其在最终半导体装置400中将是可检测到的。

[0042] 图5示出按照选定示例的半导体装置500。在图5中，单独批量处理的半导体装置501示出为耦合到模塑布线层532。在一个示例中，使用如图2A-2F中所述的示例过程形成单独批量处理的半导体装置501。

[0043] 示出管芯512。集成布线层514示出为耦合到管芯512。第一密封剂515示出为横向包围管芯512，并横向延伸到与集成布线层514相同的宽度。

[0044] 在一个示例中，模塑布线层532形成为与单独批量处理的半导体装置501分离并稍后附连到单独批量处理的半导体装置501。在一个示例中，界面518处的连接包括集成布线层514的导体布线与模塑布线层532的导体布线之间的焊料连接。在一个示例中，将单独批量处理的半导体装置501附连到模塑布线层532之后，在单独批量处理的半导体装置501上方模塑第二密封剂533。如图5所示，在一个示例中，第二密封剂533横向延伸到与集成布线层532相同的宽度。在图5的示例中，第二密封剂533形成与第一密封剂515的界面，其在最终半导体装置500中将是可检测到的。

[0045] 在图5中，单独批量处理的半导体装置501已被薄化（例如通过研磨）以显示管芯512的暴露背面520。暴露背面520的一个优点包括改进操作期间的管芯512的冷却。另一个优点包括更小的形状因数以用于更薄的装置中。在一个示例中，使用诸如磨痕的特征可检测到薄化操作。在一个示例中，管芯512和密封剂515、533被并发地研磨并可跨所有表面呈现连续磨痕。

[0046] 在一个示例中，研磨后，暴露的经研磨管芯表面520可随后被蚀刻以移除磨痕。磨痕的存在可在管芯表面留下不需要的应力集中特征和/或残余应力，其可导致管芯破裂。在蚀刻操作后，不存在磨痕可指示已执行蚀刻操作。

[0047] 图6示出按照一个示例的制造方法的示意图。在操作602中，多个管芯耦合到集成布线层以在扇出型晶片上形成多个扇出型晶片级半导体装置至第一宽度。在操作604中，扇出型晶片级半导体装置从扇出型晶片切分。在操作606中，测试每个扇出型晶片级半导体装置的功能性。在操作608中，模塑布线层耦合到功能扇出型晶片级半导体装置，其中模塑布线层延伸至宽于第一宽度的第二宽度。

[0048] 图7示出系统级简图，描绘可包括上述半导体装置布线层、密封剂等的电子装置（例如系统）的示例。在一个实施例中，系统700包括但不限于台式计算机、膝上型计算机、上网本、平板电脑、笔记本电脑、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算装置、智能电话、互联网设备或任何其他类型的计算装置。在一些实施例中，系统700是片上系统（SOC）系统。

[0049] 在一个实施例中，处理器710具有一个或多个处理器核712和712N，其中712N代表处理器710内部的第N个处理器核，其中N是正整数。在一个实施例中，系统700包括多个处理器（包括710和705），其中处理器705具有与处理器710的逻辑相似或相同的逻辑。在一些实施例中，处理核712包括但不限于预取逻辑以取指令、解码逻辑以对指令进行解码、执行逻辑以执行指令等。在一些实施例中，处理器710具有高速缓冲存储器716，以缓存用于系统700的指令和/或数据。高速缓冲存储器716可组织为包括一级或多级高速缓冲存储器的分层结构。

[0050] 在一些实施例中，处理器710包括存储器控制器714，其可操作以执行使处理器710能访问存储器730（其包括易失性存储器732和/或非易失性存储器734）并与其通信的功能。在一些实施例中，处理器710与存储器730和芯片组720耦合。处理器710还可耦合到无线天线778以与配置成发射和/或接收无线信号的任何装置通信。在一个实施例中，无线天线778的接口按照但不限于IEEE 802.11标准及其相关系列、家庭插座AV （HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议操作。

[0051] 在一些实施例中，易失性存储器732包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其他类型的随机存取存储器装置。非易失性存储器734包括但不限于闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦可编程只读存储器（EEPROM）或任何其他类型的非易失性存储器装置。

[0052] 存储器730存储要由处理器710执行的信息和指令。在一个实施例中，存储器730还可在处理器710执行指令时存储临时变量或其他中间信息。在所示实施例中，芯片组720经由点到点（PtP或P-P）接口717和722与处理器710连接。芯片组720使处理器710能连接到系统700中的其他元件。在示例系统的一些实施例中，接口717和722按照PtP通信协议（诸如Intel® QuickPath互连（QPI）等）操作。在其他实施例中，可使用不同的互连。

[0053] 在一些实施例中，芯片组720可操作以与处理器710、705N、显示装置740和其他装置（包括总线桥772、智能TV 776、I/O装置774、非易失性存储器760、存储介质（诸如一个或多个大容量存储装置）762、键盘/鼠标764、网络接口766以及各种形式的消费电子777（诸如PDA、智能电话、平板电脑等）等）进行通信。在一个实施例中，芯片组720通过接口724与这些装置耦合。芯片组720还可耦合到无线天线778以与配置成发射和/或接收无线信号的任何装置进行通信。

[0054] 芯片组720经由接口726连接到显示装置740。显示器740可以是例如液晶显示器（LCD）、发光二极管（LED）阵列、有机发光二极管（OLED）阵列或任何其他形式的视觉显示装置。在示例系统的一些实施例中，处理器710和芯片组720合并到单个SOC中。另外，芯片组720连接到互连各种系统元件（诸如I/O装置774、非易失性存储器760、存储介质762、键盘/鼠标764和网络接口766）的一个或多个总线750和755。总线750和755可经由总线桥772互连到一起。

[0055] 在一个实施例中，大容量存储装置762包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口766通过任何类型的众所周知的网络接口标准实现，所述网络接口标准包括但不限于以太网接口、通用串行总线（USB）接口、外围部件互连（PCI）高速接口、无线接口和/或任何其他适当类型的接口。在一个实施例中，无线接口按照但不限于IEEE 802.11标准及其相关系列、家庭插座AV （HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议操作。

[0056] 虽然图7中所示的模块描绘为系统700内的单独块，但由这些块中的一些执行的功能可集成到单个半导体电路内或可使用两个或更多单独的集成电路来实现。例如，虽然高速缓冲存储器716描绘为处理器710内的单独块，但高速缓冲存储器716（或716的选定方面）可结合到处理器核712中。

[0057] 为了更好地说明本文所公开的方法和设备，在此提供了实施例的非限制性列表：示例1包括一种半导体装置。该半导体装置包括耦合到集成布线层的管芯，其中集成布线层包括宽于管芯的第一宽度，和耦合到集成布线层的模塑布线层，其中模塑布线层包括宽于第一宽度的第二宽度。

[0058] 示例2包括示例1的半导体装置，其中管芯通过从管芯的表面延伸的多个支柱耦合到集成布线层。

[0059] 示例3包括示例1-2中的任一个的半导体装置，其中管芯通过与管芯的表面齐平的多个接触部耦合到集成布线层。

[0060] 示例4包括示例1-3中的任一个的半导体装置，其中模塑布线层通过一个或多个焊料连接耦合到集成布线层。

[0061] 示例5包括示例1-4中的任一个的半导体装置，其中管芯由横向延伸到与集成布线层相同宽度的第一密封剂横向包围。

[0062] 示例6包括示例1-5中的任一个的半导体装置，其中第一密封剂由横向延伸到与模塑布线层相同宽度的第二密封剂横向包围。

[0063] 示例7包括示例1-6中的任一个的半导体装置，其中集成布线层包括大于管芯互连间距的第一互连间距，并且其中模塑布线层包括大于第一互连间距的第二互连间距。

[0064] 示例8包括示例1-7中的任一个的半导体装置，其中管芯的背面被暴露。

[0065] 示例9包括示例1-2中的任一个的半导体装置，其中管芯的背面连同第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

[0066] 示例10包括一种电子系统。该电子系统包括耦合到集成布线层的处理器管芯，其中集成布线层包括宽于管芯的第一宽度、耦合到集成布线层的模塑布线层，其中模塑布线层包括宽于第一宽度的第二宽度、耦合到模塑布线层的电路板以及耦合到电路板的存储器装置，其中电路板配置成在处理器管芯与存储器装置之间路由通信。

[0067] 示例11包括示例10的电子系统，还包括耦合到电路板的触摸屏界面。

[0068] 示例12包括示例10-11中的任一个的电子系统，还包括耦合到电路板的无线天线。

[0069] 示例13包括示例10-12中的任一个的电子系统，其中管芯由横向延伸到与集成布线层相同宽度的第一密封剂横向包围。

[0070] 示例14包括示例10-13中的任一个的电子系统，其中第一密封剂由横向延伸到与第二模塑布线层相同宽度的第二密封剂横向包围。

[0071] 示例15包括示例10-14中的任一个的电子系统，其中管芯的背面被暴露。

[0072] 示例16包括示例10-15中的任一个的电子系统，其中管芯的背面连同第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

[0073] 示例17包括一种方法，包括将多个管芯耦合到集成布线层以在扇出型晶片上形成多个扇出型晶片级半导体装置至第一宽度、从扇出型晶片切分扇出型晶片级半导体装置、测试每个扇出型晶片级半导体装置的功能性以及将模塑布线层耦合到功能扇出型晶片级半导体装置，其中模塑布线层延伸至宽于第一宽度的第二宽度。

[0074] 示例18包括示例17的方法，其中将模塑布线层耦合到功能扇出型晶片级半导体装置包括将模塑布线层焊接到功能扇出型晶片级半导体装置。

[0075] 示例19包括示例17-18中的任一个的方法，还包括将功能扇出型晶片级半导体装置密封至横向延伸到与模塑布线层相同宽度的宽度。

[0076] 示例20包括示例17-19中的任一个的方法，还包括暴露功能扇出型晶片级半导体装置中的管芯的背面。

[0077] 示例21包括示例17-20中的任一个的方法，还包括研磨功能扇出型晶片级半导体装置中的管芯的背面。

[0078] 示例22包括示例17-21中的任一个的方法，还包括蚀刻功能扇出型晶片级半导体装置中的管芯的经研磨表面。

[0079] 遍及本说明书，多个实例可实现描述为单个实例的部件、操作或结构。虽然一种或多种方法的单独操作示出并描述为单独操作，但单独操作中的一个或多个可并发地执行，并且没有要求操作以所示顺序执行。在示例配置中作为单独部件呈现的结构和功能性可实现为组合的结构或部件。相似地，作为单个部件呈现的结构和功能性可实现为单独的部件。这些和其他变化、修改、添加和改进落入本文主题的范围之内。

[0080] 虽然已经参照具体示例实施例描述了发明主题的概览，但是在没有背离本公开的实施例的更广范围的情况下，可对这些实施例进行各种修改和变更。发明主题的此类实施例可只为方便起见在本文中单独或共同地指术语“发明”，并且不打算自发地将本申请的范围限制于任何单个公开或发明概念，如果事实上公开了多于一个发明概念的话。

[0081] 本文所示的实施例被充分详细地描述以使本领域的技术人员能够实践所公开的教导。可使用并从其中得出其他实施例，使得可在不背离本公开的范围的情况下进行结构和逻辑置换和更改。因此，详细描述不被视作限制意义，并且各种实施例的范围仅由所附权利要求连同此类权利要求授权的等同物的全部范围限定。

[0082] 如本文所使用的术语“或者”可解释为包括或排斥的意义。此外，可为本文中描述为单个实例的资源、操作或结构提供多个实例。另外，各种资源、操作、模块、引擎和数据存储之间的界限在某种程度上是任意的，并且具体操作在特定说明性配置的上下文中进行说明。功能性的其他分配被设想并可落入本公开的各种实施例的范围之内。一般来说，在示例配置中作为单独资源呈现的结构和功能性可实现为组合的结构或资源。相似地，作为单个资源呈现的结构和功能性可实现为单独的资源。这些和其他变化、修改、添加和改进落入如由所附权利要求表示的本公开的实施例的范围之内。说明书和附图要相应地被看作是说明性而不是限制性意义。

[0083] 为了解释的目的，已参照具体示例实施例描述了前述描述。但是，以上说明性论述并非打算是详尽无遗的或将可能的示例实施例局限于所公开的精确形式。鉴于以上教导，许多修改和变化是可能的。选择和描述示例实施例以便于最好地解释所涉及的原理及其实际应用，由此使本领域的其它技术人员能够以如适合所考虑的具体使用的各种修改而最好地利用各种示例实施例。

[0084] 还将会理解，虽然术语“第一”、“第二”等在本文中可用于描述各种元件，但这些元件不应被这些术语所限制。这些术语仅用于区分一个元件与另一个元件。例如，第一接触部可称作第二接触部，并且第二接触部相似地可称作第一接触部，而没有背离本示例实施例的范围。第一接触部和第二接触部都是接触部，但它们不是同一接触部。

[0085] 本文的示例实施例的描述中所使用的术语仅用于描述具体示例实施例的目的而不打算限制。如在所附示例和示例实施例的描述中所使用，单数形式“一（a、an）”和“该”打算也包括复数形式，除非上下文以其他方式明确指示。也将会理解的是，如本文所使用的术语“和/或”指并包含一个或多个相关列出项目的任何及所有可能的组合。还将会理解的是，术语“包括”和/或“包含”在本说明书中使用时指定所述特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其群组的存在或添加。

[0086] 取决于上下文，如本文所使用的术语“如果”可解释为意思是“在...时”或“当...时”或“响应确定”或“响应检测”。相似地，取决于上下文，短语“如果确定”或“如果检测到[声明的条件或事件]”可解释为意思是“在确定时”或“响应确定”或“在检测到[声明的条件或事件]时”或“响应检测到[声明的条件或事件]”。

[0087] 本发明还公开了一组技术方案，如下：技术方案1. 一种半导体装置，包括：
耦合到集成布线层的管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；以及耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度。

[0088] 技术方案2. 如技术方案1所述的半导体装置，其中所述管芯通过从所述管芯的表面延伸的多个支柱耦合到所述集成布线层。

[0089] 技术方案3. 如技术方案1所述的半导体装置，其中所述管芯通过与所述管芯的表面齐平的多个接触部耦合到所述集成布线层。

[0090] 技术方案4. 如技术方案1所述的半导体装置，其中所述模塑布线层通过一个或多个焊料连接耦合到所述集成布线层。

[0091] 技术方案5. 如技术方案1所述的半导体装置，其中所述管芯由横向延伸到与所述集成布线层相同宽度的第一密封剂横向包围。

[0092] 技术方案6. 如技术方案5所述的半导体装置，其中所述第一密封剂由横向延伸到与所述模塑布线层相同宽度的第二密封剂横向包围。

[0093] 技术方案7. 如技术方案1所述的半导体装置，其中所述集成布线层包括大于管芯互连间距的第一互连间距，并且其中所述模塑布线层包括大于所述第一互连间距的第二互连间距。

[0094] 技术方案8. 如技术方案1所述的半导体装置，其中所述管芯的背面被暴露。

[0095] 技术方案9. 如技术方案1所述的半导体装置，其中所述管芯的背面连同所述第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

[0096] 技术方案10. 一种电子系统，包括：耦合到集成布线层的处理器管芯，其中所述集成布线层包括宽于所述管芯的第一宽度；
耦合到所述集成布线层的模塑布线层，其中所述模塑布线层包括宽于所述第一宽度的第二宽度；
耦合到所述模塑布线层的电路板；以及
耦合到所述电路板的存储器装置，其中所述电路板配置成在所述处理器管芯与所述存储器装置之间路由通信。

[0097] 技术方案11. 如技术方案10所述的电子系统，还包括耦合到所述电路板的触摸屏界面。

[0098] 技术方案12. 如技术方案10所述的电子系统，还包括耦合到所述电路板的无线天线。

[0099] 技术方案13. 如技术方案10所述的电子系统，其中所述管芯由横向延伸到与所述集成布线层相同宽度的第一密封剂横向包围。

[0100] 技术方案14. 如技术方案13所述的电子系统，其中所述第一密封剂由横向延伸到与所述第二模塑布线层相同宽度的第二密封剂横向包围。

[0101] 技术方案15. 如技术方案10所述的电子系统，其中所述管芯的背面被暴露。

[0102] 技术方案16. 如技术方案10所述的电子系统，其中所述管芯的背面连同所述第一密封剂和第二密封剂的部分从第一厚度薄化到第二厚度。

[0103] 技术方案17. 一种方法，包括：将多个管芯耦合到集成布线层以在扇出型晶片上形成多个扇出型晶片级半导体装置至第一宽度；
从所述扇出型晶片切分所述扇出型晶片级半导体装置；
测试每个扇出型晶片级半导体装置的功能性；以及
将模塑布线层耦合到功能扇出型晶片级半导体装置，其中所述模塑布线层延伸至宽于所述第一宽度的第二宽度。

[0104] 技术方案18. 如技术方案17所述的方法，其中将所述模塑布线层耦合到功能扇出型晶片级半导体装置包括将所述模塑布线层焊接到功能扇出型晶片级半导体装置。

[0105] 技术方案19. 如技术方案17所述的方法，还包括将所述功能扇出型晶片级半导体装置密封至横向延伸到与所述模塑布线层相同宽度的宽度。

[0106] 技术方案20. 如技术方案17所述的方法，还包括暴露所述功能扇出型晶片级半导体装置中的所述管芯的背面。

[0107] 技术方案21. 如技术方案17所述的方法，还包括研磨所述功能扇出型晶片级半导体装置中的所述管芯的背面。

[0108] 技术方案22. 如技术方案21所述的方法，还包括蚀刻所述功能扇出型晶片级半导体装置中的所述管芯的经研磨表面。