基于互补型场效晶体管的电路

摘要

本发明涉及基于互补型场效晶体管的电路，提供包括多个纳米片场效晶体管的结构和电路以及此类结构和电路的形成方法。互补式场效晶体管包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，第二纳米片晶体管的源极/漏极区堆叠在第一纳米片晶体管的源极/漏极区上方。接触部垂直延展以连接互补式场效晶体管的第一纳米片晶体管的源极/漏极区及互补式场效晶体管的第二纳米片晶体管的源极/漏极区。

权利要求

1.一种结构，包含：

第一互补式场效晶体管，包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，该第二纳米片晶体管的该源极/漏极区堆叠在该第一纳米片晶体管的该源极/漏极区上方；以及接触部，垂直延展以连接该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区及该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区。

2.如权利要求1所述的结构，还包含：

第二互补式场效晶体管，包括具有功能性栅极结构的纳米片晶体管，该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

3.如权利要求2所述的结构，还包含：

沟槽隔离，具有顶端表面，

其中，该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构及该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区是配置在该沟槽隔离的该顶端表面上。

4.如权利要求3所述的结构，还包含：

埋置型互连，位在该沟槽隔离的该顶端表面上，该埋置型互连将该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

5.如权利要求4所述的结构，还包含：

介电层，配置在该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区与该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区之间，其中，该埋置型互连是配置在该沟槽隔离的该顶端表面与该介电层之间。

6.如权利要求1所述的结构，还包含：

沟槽隔离，具有顶端表面；以及

埋置型互连，位于该沟槽隔离的该顶端表面下方，

其中，该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区是配置在该沟槽隔离的该顶端表面上，并且该埋置型互连与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

7.如权利要求6所述的结构，其中，该埋置型互连将正供应电压线或接地线与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

8.如权利要求1所述的结构，其中，该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区具有第一侧缘，该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区具有第二侧缘，并且该接触部与该第一侧缘及该第二侧缘连接。

9.如权利要求1所述的结构，还包含：

访问纳米片晶体管，具有第一源极/漏极区及第一纳米片沟道层，该第一纳米片沟道层将该访问纳米片晶体管的该第一源极/漏极区与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

10.如权利要求9所述的结构，还包含：

介电层，配置在该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区及该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区之间，其中，该访问纳米片晶体管的该第一纳米片沟道层及该第一源极/漏极区是配置在该介电层下方，该访问纳米片晶体管包括配置在该介电层上面的第二纳米片沟道层，并且该访问纳米片晶体管在该介电层上面没有第二源极/漏极区。

11.一种结构，包含：

第一互补式场效晶体管，包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，该第二纳米片晶体管的该源极/漏极区堆叠在该第一纳米片晶体管的该源极/漏极区上方；以及第二互补式场效晶体管，包括具有功能性栅极结构的纳米片晶体管，该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

12.如权利要求11所述的结构，还包含：

沟槽隔离，具有顶端表面，

其中，该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构及该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区是配置在该沟槽隔离的该顶端表面上。

13.如权利要求12所述的结构，还包含：

埋置型互连，位在该沟槽隔离的该顶端表面上，该埋置型互连将该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

14.如权利要求13所述的结构，还包含：

介电层，配置在该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区与该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区之间，其中，该埋置型互连是配置在该沟槽隔离的该顶端表面与该介电层之间。

15.一种方法，包含：

形成第一互补式场效晶体管，该第一互补式场效晶体管包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，其中，该第二纳米片晶体管的该源极/漏极区是堆叠在该第一纳米片晶体管的该源极/漏极区上方；以及形成接触部，该接触部垂直延展以连接该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区及该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区。

16.如权利要求15所述的方法，其中，该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区具有第一侧缘，该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区具有第二侧缘，并且该接触部与该第一侧缘及该第二侧缘连接。

17.如权利要求15所述的方法，还包含：

形成第二互补式场效晶体管，该第二互补式场效晶体管包括具有功能性栅极结构的纳米片晶体管，该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

18.如权利要求17所述的方法，还包含：

形成具有顶端表面的沟槽隔离，

其中，该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构及该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区是配置在该沟槽隔离的该顶端表面上。

19.如权利要求18所述的方法，还包含：

形成位在该沟槽隔离的该顶端表面上的埋置型互连，

其中，该埋置型互连将该第二互补式场效晶体管的该纳米片晶体管的该功能性栅极结构与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接。

20.如权利要求19所述的方法，还包含：

形成配置在介于该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区与及该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区之间的介电层，其中，该埋置型互连是配置在该沟槽隔离的该顶端表面与该介电层之间。

说明书

基于互补型场效晶体管的电路

技术领域

[0001] 本发明是关于半导体装置制作及集成电路，并且更具体来说，是关于包括多个纳米片场效晶体管的结构和电路以及此类结构和电路的形成方法。

背景技术

[0002] 用于场效晶体管的装置结构大体上包括源极、漏极及栅极电极，其是组配成用来切换半导体本体在源极与漏极之间所形成的沟道中的载子流动。当向栅极电极施加超过指定阈值电压的控制电压时，介于源极与漏极之间的沟道中的载子流动产生装置输出电流。

[0003] 平面型场效晶体管的本体及沟道是配置在基材的顶端表面下方，该顶端表面上支撑栅极电极。鳍式场效晶体管(FinFET)是一种用于场效晶体管的非平面型装置结构，可比平面型场效晶体管更密集地被堆积于集成电路中。FinFET包括鳍片、重度掺杂源极/漏极区、以及环绕鳍片的栅极电极。在操作期间，源极/漏极区之间的鳍片中形成用于载子流动的沟道。与平面型场效晶体管相比较，介于栅极结构与鳍片之间的配置改善对沟道的控制，并且降低FinFET处于其“断开”状态时的漏电流。与平面型场效晶体管相比较，这进而降低阈值电压，并且导致效能改善且功率消耗降低。

[0004] 已将纳米片场效晶体管开发为先进类型的FinFET，其可允许集成电路中的另外增大堆积密度。纳米片场效晶体管的本体包括垂直堆叠成三维阵列的多个纳米片沟道层。栅极堆叠的区段可将环绕式栅极配置中个别纳米片沟道层的所有侧边围绕。纳米片沟道层最初是配置在具有牺牲层的层堆叠中，该牺牲层是由可对构成纳米片沟道层的材料(例如，硅)予以选择性蚀刻的材料(例如，硅锗)所构成。将牺牲层蚀刻并移除，以便释放纳米片沟道层，并且为栅极堆叠的形成提供空间。

发明内容

[0005] 在本发明的具体实施例中，一种结构包括互补式场效晶体管，其包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，该第二纳米片晶体管的该源极/漏极区堆叠在该第一纳米片晶体管的该源极/漏极区上方。接触部垂直延展以连接互补式场效晶体管的第一纳米片晶体管的源极/漏极区及互补式场效晶体管的第二纳米片晶体管的源极/漏极区。

[0006] 在本发明的具体实施例中，一种结构包括第一互补式场效晶体管，其包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，该第二纳米片晶体管的该源极/漏极区堆叠在该第一纳米片晶体管的该源极/漏极区上方。该结构还包括具有纳米片晶体管的第二互补式场效晶体管，该纳米片晶体管具有与该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区耦接的功能性栅极结构。

[0007] 在本发明的具体实施例中，一种方法包括形成第一互补式场效晶体管，其包括具有源极/漏极区的第一纳米片晶体管及具有源极/漏极区的第二纳米片晶体管，该第二纳米片晶体管的该源极/漏极区堆叠在该第一纳米片晶体管的该源极/漏极区上方。该方法还包括形成接触部，其垂直延展以连接该第一互补式场效晶体管的该第一纳米片晶体管的该源极/漏极区及该第一互补式场效晶体管的该第二纳米片晶体管的该源极/漏极区。

附图说明

[0008] 附图乃合并于并且构成本说明书的一部分，绘示本发明的各项具体实施例，并且连同上文的一般性说明、及下文的详细说明，作用在于阐释本发明的具体实施例。

[0009] 图1根据本发明的具体实施例，为一种装置结构在处理方法的初始制作阶段时的截面图。

[0010] 图2为图1的装置结构在处理方法的后续制作阶段时的截面图。

[0011] 图2A为装置结构大体上沿着图2B中的线条2A-2A取看的截面图。

[0012] 图2B为图2、图2A的装置结构的俯视图，其中，图2是大体上沿着线条2-2取看，而图2A是大体上沿着线条2A-2A取看，并且其中，为求清楚说明，仅展示牺牲栅极结构及本体特征。

[0013] 图3至图8为图2的装置结构在接续制作阶段时的截面图。

[0014] 图3A至图8A为图2A的装置结构在接续制作阶段时的截面图。

[0015] 图8B为图8、图8A的装置结构的俯视图，其中，图8是大体上沿着线条8-8取看，而图8A是大体上沿着线条8A-8A取看，并且其中，为求清楚说明，仅展示牺牲栅极结构、本体特征、及源极/漏极区。

[0016] 图9为与图8、图8A、图8B的装置结构在处理方法的后续制作阶段时的类似于图8B的俯视图，并且其中，为求清楚说明，仅展示牺牲栅极结构、本体特征、及源极/漏极区。

[0017] 图9A为装置结构大体上沿着图9中的线条9A-9A取看的截面图。

[0018] 图9B为装置结构大体上沿着图9中的线条9B-9B取看的截面图。

[0019] 图9C为装置结构大体上沿着图9中的线条9C-9C取看的截面图。

[0020] 图10A至图12A为图9A的装置结构在接续制作阶段时的截面图。

[0021] 图10B至图12B为图9B的装置结构在接续制作阶段时的截面图。

[0022] 图10C至图12C为图9C的装置结构在接续制作阶段时的截面图。

[0023] 图13为与图12A、图12B、图12C的装置结构在处理方法的后续制作阶段时的类似于图8的俯视图，并且其中，为求清楚说明，仅展示功能性栅极结构、本体特征、及源极/漏极区。

[0024] 图13A为装置结构大体上沿着图13中的线条13A-13A取看的截面图。

[0025] 图13B为装置结构大体上沿着图13中的线条13B-13B取看的截面图。

[0026] 图13C为装置结构大体上沿着图13中的线条13C-13C取看的截面图。

[0027] 图13D为装置结构大体上沿着图13中的线条13D-13D取看的截面图。

[0028] 图14A为图13A的装置结构在后续制作阶段时的截面图。

[0029] 图14B为图13B的装置结构在后续制作阶段时的截面图。

[0030] 图14C为图13C的装置结构在后续制作阶段时的截面图。

[0031] 图14D为图13D的装置结构在后续制作阶段时的截面图。

[0032] 符号说明

[0033] 10      纳米片沟道层            11、13 半导体层[0034] 12      牺牲层               14       基材

[0035] 16、42、60、64 介电层        20       牺牲栅极结构[0036] 22      介电性盖体           24       介电质间隔物

[0037] 25      附加空间             26       本体特征

[0038] 34      内间隔物             36、44    磊晶半导体层

[0039] 38、46  源极/漏极区          39       区段

[0040] 50、52  CFET                 54、56    NSFET

[0041] 62      切口                 66       功能性栅极结构[0042] 68      金属栅极电极         70       栅极介电层

[0043] 72、80  盖体                 74       蚀刻屏蔽

[0044] 76、84、86  开口              78      导体层

[0045] 82       牺牲介电层           88、90  TS接触部

[0046] 92       敷金属阶             94、96、98、100 传导特征。

具体实施方式

[0047] 请参阅图1，并且根据本发明的具体实施例，在基材14上的层堆叠中形成半导体层11及半导体层13。基材14是由诸如单晶硅的半导体材料所组成。半导体层11、13可通过磊晶生长程序来循序形成，磊晶生长程序的组成在生长期间通过选择反应物交替。半导体层11及半导体层13的数目可有别于所示代表性具体实施例中的数目，而且特别的是，可大于代表性具体实施例中的数目，并且可另增附加的成对层件11及13。

[0048] 半导体层11是由半导体材料所组成，并且半导体层13是由经选择得以对半导体层11的半导体材料予以选择性移除的不同半导体材料所组成。“选择性”一词参照材料移除程序(例如：蚀刻)于本文中使用时，表示凭借选择适当的蚀刻剂，靶材料的材料移除率(即蚀刻率)大于经受材料移除程序的至少另一材料的移除率。在一具体实施例中，半导体层11可由硅(Si)所组成，并且半导体层13可由锗含量为百分之二十(20％)至百分之六十(60％)且以比硅更高的蚀刻率进行蚀刻的硅锗(SiGe)所组成。

[0049] 牺牲栅极结构20是在层堆叠的最顶端半导体层11的顶端表面上形成有给定间距。牺牲栅极结构20可由诸如非晶硅的半导体材料所组成，其通过CVD来沉积，并且使用硬掩膜以反应性离子蚀刻(RIE)来图型化。牺牲栅极结构20是配置在层堆叠的最顶端半导体层11的顶端表面上相邻牺牲栅极结构(图未示)之间。

[0050] 各牺牲栅极结构20是由位于其顶端表面上的介电性盖体22所包覆。介电性盖体22举例而言可由氮化硅(Si3N4)所组成。介电质间隔物24是形成在层堆叠的最顶端半导体层11的顶端表面上，并且是与各牺牲栅极结构20及其介电性盖体22的垂直侧壁相邻而置。介电质间隔物24可由低k介电材料所组成，诸如SiBCN或SiOCN。

[0051] 请参阅图2、图2A、图2B，图中相似的附图标记是指图1中相似的特征，而在处理方法的后续制造阶段，鳍片或本体特征26是通过凭靠牺牲栅极结构20及相关联介电质间隔物24作为蚀刻屏蔽的蚀刻程序由层堆叠的半导体层11、13所形成。自对准蚀刻程序可以是一种反应性离子蚀刻(RIE)程序，其凭靠一或多种蚀刻化学作用来蚀刻延展穿过半导体层11、
13的沟槽。在代表性具体实施例中，本体特征26是侧向配置在相邻本体特征(图未示)之间，其是在侧接牺牲栅极结构20的附加牺牲栅极结构(图未示)下方通过自对准蚀刻程序所形成，使得附加空间25是位于本体特征26的周缘处。

[0052] 各本体特征26包括从半导体层11予以图型化的纳米片沟道层10、及从半导体层13予以图型化的牺牲层12。层件10、12继承层件11、13的相应厚度。纳米片沟道层10是配置成依垂直方向与牺牲层12交替，并且层件10、12是沿着各本体特征26的侧壁对准。相邻的本体特征26是通过空间25分开。在一代表性具体实施例中，结构可包括大体上配置在矩形的转角处的四个本体特征26的集合，如图2B展示最清楚者。

[0053] 可形成将半导体层10、12与基材14电隔离的介电层16。举例而言，可通过将沟槽蚀刻到基材14内，并且在层件10、12下方侧向蚀刻基材14，然后以诸如二氧化硅(SiO2)的介电材料进行填充来形成介电层16。介电层16将本体特征26与基材14电隔离。

[0054] 请参阅图3、图3A，图中相似的附图标记是指图2、图2A中相似的特征，而在处理方法的后续制造阶段，利用干式或湿式等向性蚀刻程序使牺牲层12相对于纳米片沟道层10侧向凹陷，所述向性蚀刻程序蚀刻对构成纳米片沟道层10的材料具有选择性的牺牲层12。牺牲层12的侧向凹陷在各本体特征26的侧壁中产生凹痕，因为纳米片沟道层10并未侧向凹陷。

[0055] 各本体特征26的侧壁中的凹痕中形成内间隔物34。可通过填充凹痕的原子层沉积(ALD)透过沉积由诸如氮化硅(Si3N4)的介电材料所组成的保形层，然后进行将凹痕外侧的保形层移除的蚀刻程序来形成内间隔物34。

[0056] 形成内间隔物34之后，诸本体特征26的侧壁之间的空间25中形成磊晶半导体层36。磊晶半导体层36可通过磊晶生长程序来形成，其中，半导体材料从本体特征26的侧壁处纳米片沟道层10的曝露表面所提供的生长晶种生长，并且在相邻本体特征26之间的空间25中合并。磊晶半导体层36是通过内间隔物34与牺牲层12实体隔离，其亦防止从牺牲层12生长多余磊晶。可生长磊晶半导体层36以过量填充诸本体特征26的侧壁之间的空间，然后通过化学机械研磨(CMP)将其平坦化而与介电性盖体22共面。或者，可在空间遭堵塞之前终止磊晶半导体层36的磊晶生长，并且可通过沉积重度掺杂的硅锗(SiGe)或如钨(W)的金属来填充空间的剩余部分。

[0057] 构成磊晶半导体层36的半导体材料可重度掺杂成具有p型导电性或n型导电性。在一具体实施例中，可用提供n型导电性的出自周期表第五族(例如，磷(P)及/或砷(As))的n型掺质，在磊晶生长期间掺杂磊晶半导体层36。在一替代具体实施例中，可用提供p型导电性的出自周期表第三族(例如，硼(B)、铝(Al)、镓(Ga)、及/或铟(In))的p型掺质，在磊晶生长期间掺杂磊晶半导体层36。

[0058] 请参阅图4、图4A，图中相似的附图标记是指图3、图3A中相似的特征，而在处理方法的后续制作阶段，用蚀刻程序使磊晶半导体层36凹陷。半导体层36的其余区段界定仅与下纳米片沟道层10耦接的源极/漏极区38。“源极/漏极区”一词于本文中使用时，意为半导体材料的掺杂区，其可作用为纳米片场效晶体管的源极或漏极。源极/漏极区38是通过内间隔物34与牺牲层12实体隔离。源极/漏极区38是通过介电层16与基材14电隔离。将各源极/漏极区38上面的空间重新打开，使得上纳米片沟道层10在本体特征26的侧壁处具有曝露表面。

[0059] 请参阅图5、图5A，图中相似的附图标记是指图4、图4A中相似的特征，而在处理方法的后续制作阶段，将半导体层36图型化以完全移除空间25位于诸本体特征26之间的部分中半导体层36的区段39。半导体层36的图型化将半导体层36的源极/漏极区38切割成与已完成结构中的不同晶体管相关联的区段。

[0060] 请参阅图6、图6A，图中相似的附图标记是指图5、图5A中相似的特征，而在处理方法的后续制作阶段，由诸如二氧化硅(SiO2)的介电材料所组成的介电层42是用蚀刻程序来沉积及凹陷。介电层42包覆源极/漏极区38，但凹陷到使本体特征26的侧壁处的上纳米片沟道层10的表面曝露的程度。介电层42亦填充空间25中使半导体层36的区段39开始完全移除的部分。

[0061] 请参阅图7、图7A，图中相似的附图标记是指图6、图6A中相似的特征，而在处理方法的后续制作阶段，磊晶半导体层44是形成于诸本体特征26的侧壁之间的空间25中的介电层42上面，并且是用蚀刻程序来凹陷。磊晶半导体层44可通过磊晶生长程序来形成，其中，半导体材料从本体特征26的侧壁处上纳米片沟道层10的曝露表面所提供的生长晶种生长，并且在相邻本体特征之间的空间中合并。内间隔物34将磊晶半导体层44与牺牲层12实体隔离，并且亦防止从牺牲层12出现不希望的磊晶生长。可生长磊晶半导体层44以过量填充诸本体特征26的侧壁之间的空间25，然后通过化学机械研磨(CMP)将其平坦化而与介电性盖体22共面，并且用回蚀程序使其凹陷。

[0062] 可将构成磊晶半导体层44的半导体材料重度掺杂成具有与源极/漏极区38的导电性相反的导电性。在源极/漏极区38具有p型导电性的一具体实施例中，可用提供n型导电性的出自周期表第五族(例如，磷(P)及/或砷(As))的n型掺质，在磊晶生长期间掺杂磊晶半导体层44。在源极/漏极区38具有n型导电性的一具体实施例中，可用提供p型导电性的出自周期表第三族(例如，硼(B)、铝(Al)、镓(Ga)、及/或铟(In))的p型掺质，在磊晶生长期间掺杂磊晶半导体层44。

[0063] 请参阅图8、图8A、图8B，图中相似的附图标记是指图7、图7A中相似的特征，而在处理方法的后续制作阶段，将磊晶半导体层44图型化以移除半导体层44在不同晶体管的本体特征26之间的区域中、及里面不需要互补式场效晶体管的区域中的区段。半导体层44的其余区段界定仅与上纳米片沟道层10耦接的源极/漏极区46。“源极/漏极区”一词于本文中使用时，意为半导体材料的掺杂区，其可作用为纳米片场效晶体管的源极或漏极。源极/漏极区46是通过内间隔物34与牺牲层12实体隔离。源极/漏极区46是通过介电层42与源极/漏极区38电隔离。

[0064] 介电层60是通过化学机械研磨(CMP)来沉积及平坦化。在一具体实施例中，介电层60可由诸如二氧化硅(SiO2)的电绝缘体所构成。

[0065] 如图8B展示最清楚的是，源极/漏极区38及46与装置结构的不同本体特征26相关联，其在一项具体实施例中可以是六晶体管(6-T)静态随机访问内存(SRAM)胞元。由半导体层36所形成的源极/漏极区38是配置在垂直配置于包括由半导体层44所形成的源极/漏极区46的层件下方的层件中。

[0066] 诸源极/漏极区46的一者在两项实例中与诸源极/漏极区38的一者堆叠，以界定相应互补式场效晶体管(CFET)50、52的晶体管对。在各堆叠中，上源极/漏极区46是通过介电层42的提供电隔离的区段与相反导通性类型半导体材料的下源极/漏极区38实体分开。在一具体实施例中，CFET 50、52的上源极/漏极区46可包括p型半导体材料，并且可与p型纳米片场效晶体管相关联，而CFET 50、52的下源极/漏极区38可包括n型半导体材料，并且与n型纳米片场效晶体管相关联。CFET 50及52的各者尽管是绘示为仅包括单一纳米片沟道层10，取而代之的是，仍可包括多个纳米片沟道层10。

[0067] CFET 50及52各可单独地界定反相器，并且特别的是，CFET 50及52各可构成六晶体管(6-T)静态随机访问内存(SRAM)胞元的交叉耦接式反相器。CFET 50及52提供形成两个交叉耦接式反相器的四个晶体管，其在6-T SRAM胞元中提供储存空间。在一具体实施例中，与CFET50、52的下源极/漏极区38相关联的纳米片场效晶体管可以是6-T SRAM胞元的下拉晶体管，并且与CFET 50、52的上源极/漏极区46相关联的纳米片场效晶体管可以是6-T SRAM胞元的上拉晶体管。

[0068] 在两项实例中，源极/漏极区38与纳米片场效晶体管(NSFET)54、56相关联。半导体层44的图型化移除半导体层44在NSFET 54、56的源极/漏极区38上面的区段，以使得仅为源极/漏极区38留下NSFET54、56。在一具体实施例中，NSFET 54、56的源极/漏极区38可包括n型半导体材料，并且与n型纳米片场效晶体管相关联。在一具体实施例中，NSFET 54、56可构成6-T SRAM胞元的访问晶体管，其在读取及写入操作期间控制对交叉耦接式CFETS 50、52的访问。

[0069] 在程序流程中的此制点，牺牲栅极结构20代表随后在程序流程中遭到切割且遭由功能性栅极结构取代的占位结构。功能性栅极结构是用于控制CFETS 50、52及NSFET 54、56的输出电流(即沟道中的载子流动)。

[0070] 请参阅图9、图9A、图9B、图9C，其中相似的附图标记是指图8、图8A、图8B中相似的特征，并且在后续制作阶段，处理流程接续栅极取代，并且是参照结构的不同视图集作最佳说明。在图9B中，CFET 50的源极/漏极区38及46与CFET 52的源极/漏极区38及46之间的重迭属于可见。如图9B所示，一平面中包含从半导体层36图型化的CFET50及52的源极/漏极区38，并且与含有源极/漏极区38的平面垂直偏离的另一平面中包含从半导体层44图型化的CFET 50及52的源极/漏极区46。另外，源极/漏极区38可在受图型化时经尺寸调整以具有不同实体大小，并且类似的是，源极/漏极区46可在受图型化时具有不同实体大小。

[0071] 牺牲栅极结构20及其介电质间隔物24是利用微影予以图型化并进行蚀刻，以在牺牲栅极结构20中界定切口62。切口62是以由诸如SiCO或SiC等经选择可用对介电层60的材料具有选择性的蚀刻程序移除的介电材料所组成的介电层64来填充。牺牲栅极结构20在切口62的相反侧上保持原封不动，以在诸前已切开的牺牲栅极结构20的切割端之间提供离距(separation)。

[0072] 请参阅图10A、图10B、图10C，图中相似的附图标记是指图9、图9A、图9B、图9C中相似的特征，而在处理方法的后续制作阶段，介电层60、位在切口62中的介电层64、及介电性盖体22是经研磨以使牺牲栅极结构20曝露。牺牲栅极结构20及牺牲层12可用一或多个蚀刻程序来循序移除，该一或多个蚀刻程序移除其对纳米片沟道层10及内部间隔物34的材料具有选择性的材料，这释放纳米片沟道层10。

[0073] 在移除牺牲栅极结构20以释放纳米片沟道层10之后，作为取代栅极程序的部分，将各纳米片沟道层10围绕的空间中形成与CFET 50、52及NSFET 54、56相关联的功能性栅极结构66。切口62中的介电层64不受取代栅极程序影响。各功能性栅极结构66可包括由介电材料(诸如像是氧化铪(HfO2)之类的高k介电质)所组成的栅极介电层70、以及金属栅极电极68。栅极介电层70是配置在金属栅极电极68与纳米片沟道层10的外部表面之间、以及金属栅极电极68与位在切口62中的介电层64之间。金属栅极电极68包括一或多个保形阻障金属层及/或功函数金属层，诸如由碳化钛铝(TiAlC)及/或氮化钛(TiN)所组成的层件，还包括由诸如钨(W)的导体所组成的金属栅极填充层。各功能性栅极结构66上方的空间中形成由诸如氮化硅的介电材料所组成的盖体72。

[0074] 功能性栅极结构66的区段是位于先前遭由受移除牺牲层12占位的空间中。功能性栅极结构的这些区段将环绕栅极配置中纳米片沟道层10的相应外部表面围绕，其中，功能性栅极结构66的区段是绕着个别纳米片沟道层10予以环绕。CFET 50的纳米片沟道层10及CFET 52的纳米片沟道层10是配置成垂直堆叠。纳米片沟道层10作用为CFET50、52的操作期间、及NSFET 54、56的操作期间形成的载子流动用的沟道。内间隔物34是配置在功能性栅极结构66的区段与由具有不同导通性类型的磊晶半导体材料所组成的源极/漏极区38、46之间。

[0075] 请参阅图11A、图11B、图11C，其中相似的附图标记是指图10A、图10B、图10C中相似的特征，而在处理方法的后续制造阶段，蚀刻屏蔽74是形成于结构上方，并且受图型化以形成与诸切口62的其中一者中的介电层64的一部分对准的开口76。蚀刻屏蔽74可包括旋涂硬掩膜(SOH)，诸如有机平坦化层(OPL)，其是通过旋涂来涂敷，并且是通过微影及蚀刻来图型化。介电层64的曝露部分是用诸如反应性离子蚀刻(RIE)对介电层60的材料具有选择性的蚀刻程序来移除。开口76使功能性栅极结构66的其中一者的一部分曝露，并且栅极介电层70是通过蚀刻程序予以从功能性栅极结构66的曝露部分的金属栅极电极68移除。

[0076] 请参阅图12A、图12B、图12C，图中相似的附图标记是指图11A、图11B、图11C中相似的特征，而在处理方法的后续制作阶段，开口76内侧沉积导体层78。导体层78提供在功能性栅极结构66的曝露部分的金属栅极电极68与诸源极/漏极区38的其中一者之间延展的埋置型互连。在代表性具体实施例中，由导体层78提供的埋置型互连将CFET 52的功能性栅极结构66与CFET 50的源极/漏极区38交叉耦接。耦接的源极/漏极区38的较大尺寸可有助于在CFET 52的功能性栅极结构66与CFET 50的源极/漏极区38之间提供耦接。尽管在图式中看不见，由导体层78的不同区段提供的埋置型互连(图未示)仍可将CFET50的功能性栅极结构66与CFET 52的源极/漏极区38交叉耦接。导体层78可由诸如钨(W)、钴(Co)或钌(Ru)的金属所组成，其是经沉积并进行回蚀。盖体80可由氮化硅所构成，是形成于导体层78上面的空间中，并且与盖体72相配合将功能性栅极结构66包覆。

[0077] 请参阅图13、图13A、图13B、图13C、图13D，其中相似的附图标记是指图12A、图12B、图12C中相似的特征，并且在后续制作阶段，处理流程接续接触部的形成，并且是参照结构的不同视图集作最佳说明。图13A大体上是沿着如同图8A所示的线条取看，但却是在切口62形成并由介电层64填充之后取看，并且也在以功能性栅极结构64取代牺牲栅极结构20之后取看。图13C大体上是沿着如同图12C所示的线条取看。

[0078] 牺牲介电层82是沉积在结构上方，并且是用反应性离子蚀刻及蚀刻屏蔽进行图型化，以提供延展至上源极/漏极区46及下源极/漏极区38的开口84、86。介电层60及82可通过蚀刻程序来图型化，其移除对盖体72、80、介电质间隔物24、位在切口62中的介电层64、及源极/漏极区38及46的材料具有选择性的介电层60及82。诸开口84d的其中一者使CFET 50的源极/漏极区38的侧缘37与CFET 50的源极/漏极区46的侧缘47交截并曝露。诸开口84的其中另一者使CFET 52的源极/漏极区38的侧缘37与CFET 52的源极/漏极区46的侧缘47交截并曝露。

[0079] 请参阅图14A、图14B、图14C、图14D，其中相似的附图标记是指图13A、图13B、图13C、图13D中相似的特征，而且在处理方法的后续制造阶段，沟槽硅化物(TS)接触部88、90是分别形成于开口84、86中，并且垂直延展至上源极/漏极区46及下源极/漏极区38。TS接触部88、90可包括诸如硅化钨(WSi2)、硅化钛(TiSi2)、硅化镍(NiSi)、或硅化钴(CoSi2)的金属硅化物、以及诸如钨(W)或钴(Co)的上覆导体。TS接触部88、90可通过化学机械研磨(CMP)来平坦化至盖体72、80的层阶，其移除牺牲介电层82。诸TS接触部88的其中一者使CFET 50的源极/漏极区38的曝露侧缘37与CFET 50的源极/漏极区46的曝露侧缘47交截(intersect)。
诸TS接触部88的其中另一者使CFET 52的源极/漏极区38的曝露侧缘37与CFET 52的源极/漏极区46的曝露侧缘47交截。

[0080] 如图14D展示最清楚的是，可在结构上形成另一敷金属阶92。敷金属阶92包括与功能性栅极结构66及传导特征94、96、98耦接的接触部(图未示)。传导特征96与CFET 52的源极/漏极区46连接，并且传导特征98与CFET 54的源极/漏极区38连接。在一具体实施例中，传导特征94可以是与包括CFET 52、54及NSFET 56、58的6-T SRAM胞元连接的位线，传导特征96可以是与源极/漏极区46连接的正电压供应(VDD)线，并且传导特征98可以是与6-T SRAM胞元连接的反相位线。接地(VSS)线(图未示)亦可在敷金属层92中形成，并且与源极/漏极区38耦接。或者，设于介电层16中的传导特征100可与源极/漏极区38耦接。

[0081] 本方法如以上所述，是用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶圆形式(例如：作为具有多个未封装芯片的单一晶圆)、当作裸晶粒、或以封装形式来配送。在后例中，芯片乃嵌装于单芯片封装(例如：塑胶载体，有导线粘贴至主机板或其它更高层阶载体)中、或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片可与其它芯片、离散电路组件、及/或其它信号处理装置整合，作为中间产品或或最终产品的部分。

[0082] 本文中对“垂直”、“水平”等用语的参照属于举例，并非限制，乃用来建立参考架构。诸如“水平”与“侧向”等用语是指平面中与半导体基材的顶端表面平行的方向，与其实际三维空间方位无关。诸如“垂直”与“正交”等用语是指与“水平”及“侧向”方向垂直的方向。诸如“上面”及“下面”等用语指出组件或结构彼此的相对位置，及/或与半导体基材的顶端表面相对的位置，与相对高度截然不同。

[0083] “连接”或“耦接”至另一组件、或与该另一组件“连接”或“耦接”的特征可直接连接或耦接至其它组件，或者，转而可出现一或多个中介组件。如无中介组件，一特征可“直接连接”或“直接耦接”至另一组件。如有至少一个中介组件，一特征可“间接连接”或“间接耦接”至另一组件。

[0084] 本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属领域技术人员能够理解本文中所揭示的具体实施例而选择。