一种电压选择电路及方法

摘要

本发明公开了一种电压选择电路及方法，电路包括峰值电流源电路、迟滞比较电路以及电压输出电路，峰值电流源电路的输入端接电源电压，输出端与迟滞比较电路相连，用于产生偏置电流源；迟滞比较电路的输入端与第一输入电压源和第二输入电压源相连，输出端与电压输出电路相连，用于产生逻辑电平；电压输出电路根据逻辑电平选择输出第一输入电压源或者第二输入电压源。本发明为了快速准确的选择两个电压源中较低或较高的一个电压作为输出，由峰值电流源电路提供偏置电流，故电路的静态功耗较低；源端输入的迟滞比较电路消除了寄生电容的密勒效应，具有响应速度快、抗噪声干扰能力强等优点；输出电路结构简单，节省芯片面积。

权利要求

1.一种电压选择电路，其特征在于，包括峰值电流源电路、迟滞比较电路及电压输出电路；所述峰值电流源电路的输入端接电源电压，输出端与所述迟滞比较电路相连，用于产生偏置电流；所述迟滞比较电路的输入端与第一输入电压源和第二输入电压源相连，输出端与所述电压输出电路相连，用于产生逻辑电平；所述电压输出电路根据所述逻辑电平选择输出第一输入电压源或者第二输入电压源；

所述峰值电流源电路包括第一PMOS管、第二PMOS管、第三PMOS管，第一NMOS管、第二NMOS管和第一电阻，第一PMOS管的源极接电源电压，栅极接使能信号，第二PMOS管的栅极接地，源极连接第一PMOS管的漏极，漏极与第一NMOS管栅极短接并连接到第一电阻正端，第三PMOS管的源极接电源电压，栅极与漏极短接并连接到第二NMOS管的漏极，第一NMOS管的漏极与第二NMOS管的栅极短接并连接到第一电阻负端，第一NMOS管和第二NMOS管的源极接地；

所述迟滞比较电路包括第四PMOS管、第五PMOS管、第六PMOS管，第三NMOS管、第四NMOS管、第五NMOS管，第二电阻，第三电阻，第一迟滞反相器，第二迟滞反相器，第四PMOS管至第六PMOS管的源极接电源电压，第四PMOS管至第六PMOS管的栅极均连接到第三PMOS管的栅极，第四PMOS管的漏极与第三NMOS管的漏极、栅极短接并连接到第四NMOS管的栅极，第五PMOS管的漏极、第四NMOS管的漏极、第五NMOS管的源极短接并连接到第一迟滞反相器的输入端，第六PMOS管的漏极连接到第五NMOS管的漏极，第一迟滞反相器的输出端连接到第二迟滞反相器的输入端，第二迟滞反相器的输出端连接到第五NMOS管的栅极，第三NMOS管和第四NMOS管的源极分别连接到第二电阻和第三电阻的正端，第二电阻和第三电阻的负端分别连接第一输入电压源和第二输入电压源。

2.根据权利要求1所述的电路，其特征在于，所述偏置电流经过所述迟滞比较电路被镜像得到第一镜像电流源、第二镜像电流源以及第三镜像电流源。

3.根据权利要求2所述的电路，其特征在于，所述迟滞比较电路包括源端输入对，所述源端输入对利用所述第一镜像电流源和所述第二镜像电流源作为偏置电流比较第一输入电压源和第二输入电压源的大小。

4.根据权利要求1或2所述的电路，其特征在于，所述逻辑电平用于判断是否在所述迟滞比较电路中引入第三镜像电流源作为负载。

5.根据权利要求1所述的电路，其特征在于，所述电压输出电路包括两个PMOS管，由所述逻辑电平控制开关。

6.一种基于权利要求1至5任一项所述的电路的电压选择方法，其特征在于，包括：

输入电源电压，通过峰值电流源电路得到偏置电流；

所述偏置电流通过迟滞比较得到控制电压输出的逻辑电平；

所述逻辑电平控制电路开关，选择输出电压。

7.如权利要求6所述的方法，其特征在于，所述选择输出电压为高电压输出或者低电压输出。

说明书

一种电压选择电路及方法

技术领域

[0001] 本发明属于模拟集成电路技术领域，更具体地，涉及一种电压选择电路及方法。

背景技术

[0002] 模拟电源技术领域经常采用电压选择电路来比较两个输入电压，从而选择其中较高或较低的输入电压作为输出电压。例如，带反向输入电流保护功能的LDO电路，其内部往往会加入电压选择电路以确保功率管的衬底电位在工作时始终处于合适的电位。否则，输入电压突然掉电、输出端出现电压尖峰等各种非正常情况时，功率管中的寄生体二极管可能会导通，从而产生电流倒灌的现象，对芯片本身及供电电池造成较大的损害。

[0003] 图1所示为中国发明专利申请《集成电路和电压选择电路》(申请号：201510292905.5，申请日：2015年5月26日)中提出的一种电压选择电路，该电路结构简单，仅仅包括两个P型MOS管P1和P2，但当需要比较的两个输入电压相差较小时，P1和P2都未能导通，此时电路不能选择合适的电压作为输出。此外，在一些传统的电压选择电路中，通常采用栅极输入的迟滞比较器作为电压比较电路，输入端寄生电容的密勒效应减小了比较器的带宽，增加了它的响应时间。

发明内容

[0004] 针对现有技术的缺陷，本发明的目的在于提供一种电压选择电路及方法，旨在解决现有技术中当两输入电源电压较为接近时，不能正确选择合适的输入电源电压作为输出的问题。

[0005] 为实现上述目的，按照本发明的一方面，提供了一种电压选择电路，包括峰值电流源电路、迟滞比较电路及电压输出电路；峰值电流源电路的输入端接电源电压，输出端与迟滞比较电路相连，用于产生偏置电流源；迟滞比较电路的输入端与第一输入电压源和第二输入电压源相连，输出端与电压输出电路相连，用于产生逻辑电平；电压输出电路根据输出逻辑电平选择输出第一输入电压源或者第二输入电压源。

[0006] 优选地，偏置电流源经过迟滞比较电路被镜像得到第一镜像电流源、第二镜像电流源以及第三镜像电流源。

[0007] 优选地，迟滞比较电路包括源端输入对，源端输入对利用第一镜像电流源和第二镜像电流源作为偏置电流比较第一输入电压源和第二输入电压源的大小。

[0008] 优选地，逻辑电平用于判断是否在迟滞比较电路中引入第三镜像电流源作为负载。

[0009] 优选地，电压输出电路包括两个PMOS管，由逻辑电平控制开关。

[0010] 按照本发明的另一方面，提供了一种基于上述电路的电压选择方法，包括：

[0011] 输入电源电压，通过峰值电流源电路得到偏置电流源；

[0012] 偏置电流源通过迟滞比较得到控制电压输出的逻辑电平；

[0013] 逻辑电平控制电路开关，选择输出电压。

[0014] 优选地，选择输出电压可以为高电压或者低电压。

[0015] 通过本发明所构思的以上技术方案，能够取得以下有益效果：

[0016] 1、本发明由峰值电流源电路提供偏置电流，故电路的静态功耗较低，在较宽的电源电压范围内仍能稳定工作，且具有关断功能；

[0017] 2、本发明采用的迟滞比较电路采用源端作为输入可以消除寄生电容的密勒效应，从而提高比较器的带宽，减小响应时间；

[0018] 3、本发明通过第三镜像电流源引入的迟滞可以降低噪声的影响，提高电路的抗干扰能力；

[0019] 4、本发明采用的电压输出电路仅包含两个PMOS开关管，结构简单，节省芯片面积。

附图说明

[0020] 图1是现有技术的一种电压选择电路的原理示意图；

[0021] 图2是本发明提供的一种电压选择电路的结构框图；

[0022] 图3是本发明实施例提供的一种低电压选择电路的结构示意图；

[0023] 图4是本发明又一实施例提供的一种高电压选择电路的结构示意图；

[0024] 附图标记说明：

[0025] 100、200、300、400：电压选择电路，201：电源电压VDD，202、302、402：峰值电流源电路，203：偏置电流IBIAS，203A：第一镜像电流源I1，203B：第二镜像电流源I2，203C：第三镜像电流源I3，204、304、404：迟滞比较电路，206、306、406：电压输出电路，207、307、407：源端输入对，208、210、308、310、408、410：迟滞比较电路的输出逻辑电平，209：第一输入电压源V1，213：第二输入电压源V2，215：输出电压源Vout，222、333、444：多路电流镜，301、401：第一迟滞反向器inv1，303、403：第二反相器inv2。

具体实施方式

[0026] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0027] 图2示出本发明提出的一种电压选择电路200的结构框图，包括峰值电流源电路202、源端输入的迟滞比较电路204及电压输出电路206，在一些实施例中，电压选择电路200被配置成从第一输入电压V1和第二输入电压V2中选择合适者递送至输出。

[0028] 具体地，峰值电流源电路202的输入端接电源电压VDD，输出端与迟滞比较电路204相连，在较宽的电源电压VDD范围内仍能稳定工作，最终产生偏置电流源IBIAS；第一输入电压源V1和第二输入电压源V2从源端输入的迟滞比较电路输入，迟滞比较电路包括源端输入对，输出端与所述电压输出电路相连，通过多路电流镜来镜像偏置电流源IBIAS得到第一镜像电流源I1、第二镜像电流源I2以及第三镜像电流源I3，源端输入对利用第一镜像电流源I1和第二镜像电流源I2作为偏置电流和有源负载，比较第一输入电压源V1和第二输入电压源V2的大小，输出逻辑电平208和210；比较器电路根据输出逻辑电平208判断是否引入第三镜像电流源I3形成迟滞；电压输出电路根据输出逻辑电平210选择输出第一输入电压源或者第二输入电压源。

[0029] 图3示出一种低电压选择电路的结构示意图，应注意，图3所示的电路图仅为电压选择电路的各种实施例中的一者，图4亦是电压选择电路的另一实施例。在图3所示的实施例中电压选择电路300的峰值电流源电路302包括：第一、第二、第三PMOS管P1、P2、P3，第一、第二NMOS管N1、N2和第一电阻R1，第一PMOS管P1的源极接电源VDD，栅极接使能信号EN0，第二PMOS管P2的栅极接地，源极连接第一PMOS管P1的漏极，漏极与第一NMOS管N1栅极短接并连接到第一电阻R1正端，第三PMOS管P3的源极接电源VDD，栅极与漏极短接并连接到第二NMOS管N2的漏极，第一NMOS管N1的漏极与第二NMOS管N2的栅极短接并连接到第一电阻R1负端，第一NMOS管N1和第二NMOS管N2的源极接地。

[0030] 更具体来说，对于图3示出的峰值电流镜电路302，第一PMOS管P1的栅极接使能信号EN0，使能信号EN0的高低可以控制整个电路的开关。第二PMOS管P2是倒比管，宽长比非常小，保证第一NMOS管N1和第二NMOS管N2工作在亚阈值区，从而降低静态功耗；第三PMOS管P3和第四PMOS管P4的作用是将偏置电流IBIAS转换为偏置电压VBIAS。通过第一NMOS管N1和第二NMOS管N2的两组电流之间存在一种峰值电流的关系，根据亚阈值区公式可以推出：

[0031]

[0032] 其中n为亚阈值常数，通常为1.3～1.5，IN1和IN2分别为流过第一NMOS管N1和第二NMOS管N2的两组电流，(W/L)N1和(W/L)N2分别为第一NMOS管N1和第二NMOS管N2的宽长比。

[0033] 接着，在图3所示的实施例中电压选择电路300的源端输入的迟滞比较电路304包括第四、第五、第六PMOS管P4、P5、P6，第三、第四、第五NMOS管N3、N4、N5，第二电阻R2，第三电阻R3，第一迟滞反相器inv1，第二迟滞反相器inv2，第四至第六PMOS管P4～P6的源极接电源VDD，第四至第六PMOS管P4～P6的栅极均连接到第三PMOS管P3的栅极，第四PMOS管P4的漏极与第三NMOS管N3的漏极、栅极短接并连接到第四NMOS管N4的栅极，第五PMOS管P5的漏极、第四NMOS管N4的漏极、第五NMOS管N5的源极短接并连接到第一迟滞反相器inv1的输入端，第六PMOS管P6的漏极连接到第五NMOS管N5的漏极，第一迟滞反相器inv1的输出端连接到第二迟滞反相器inv2的输入端，第二迟滞反相器inv2的输出端连接到第五NMOS管N5的栅极，第三NMOS管N3和第四NMOS管N4的源极分别连接到第二电阻和第三电阻的正端，第二电阻和第三电阻的负端分别连接第一输入电压源V1和第二输入电压源V2。

[0034] 应注意，虽然图3所示的实施例中多路电流镜333是基本电流镜，然而可视作各种形态电流镜中的任一者，例如自偏置的共源共栅电流镜。

[0035] 在图3所示的实施例中，第四PMOS管P4镜像峰值电流源IBIAS后产生的第一镜像电流源I1，作为第三NMOS管N3的偏置电流和有源负载；第五PMOS管P5镜像峰值电流源IBIAS后产生与第一镜像电流源I1相等的第二镜像电流源I2，作为第四NMOS管N4的偏置电流和有源负载。当两输入电压源V1＝V2时，流过第三NMOS管N3和第四NMOS管N4的电流完全相同，电路处于平衡态；当V1＜V2时，第三NMOS管N3的栅极电压VX会和V1同步降低，第四NMOS管N4的栅极电压也会被拉低，这时流过第四NMOS管N4的电流就会减小，net0点的电压会被拉高。同理，当V1＞V2时，第三NMOS管N3的栅极电压VX会和V1同步提高，第四NMOS管N4的栅极电压也会拉高，这时流过第四NMOS管N4的电流就会增大，net0点的电压会被拉低。第一迟滞反相器inv1会对net0点的电压波形进行整形，防止出现中间态，同时输出逻辑电平308；第二迟滞反相器inv2输出与逻辑电平308反向的逻辑电平310。逻辑电平310可以控制第五NMOS管N5的导通与关闭，从而决定是否引入第三镜像电流源I3，最终形成迟滞。

[0036] 对于上述迟滞比较电路304，更进一步描述，若第一输入电压源V1固定，则第三NMOS管N3和第四NMOS管N4的栅压Vx亦相对固定，当V2＜V1且V2逐渐增大，流经第四NMOS管N4的电流逐渐减小，当输出逻辑电平308和310刚好发生跳变时，存在如下关系：

[0037]

[0038] 其中μn表示电子迁移率，COX表示单位面积栅氧化层电容，VTN表示MOS管阈值电压，表示第四NMOS管N4的宽长比，Vx表示第一输入电压源V1一定时的第四NMOS管N4的栅压，V2H、V2L分别表示第一输入电压源V1一定时比较器第二输入电压源V2的高跳变阈值、低跳变阈值。

[0039] 若第一输入电压源V1固定，V2＞V1且V2逐渐减小，当输出逻辑电平308和310刚好发生跳变时，存在如下关系：

[0040]

[0041] 对于上述迟滞比较电路304，改变第三镜像电流源I3的大小可以调节滞回空间。

[0042] 接着，在图3所示的实施例中电压选择电路300的电压输出电路306，包括第七PMOS管P7和第八PMOS管P8。其中，第七PMOS管P7和第八PMOS管P8的栅极分别连接第二迟滞反相器和第一迟滞反相器的输出逻辑电310、308，第七PMOS管P7的源极及衬底连接输入第二输入电压源V2，第八PMOS管P8的源极及衬底连接输入第一输入电压源V1，第七PMOS管P7和第八PMOS管P8的漏极相连输出Vout。当V2＜V1时，输出逻辑电平308为高电平，输出逻辑电平310为低电平，第七PMOS管P7导通，第八PMOS管P8截止，Vout＝V2；反之，当V2＞V1时，输出逻辑电平308为低电平，输出逻辑电平310为高电平，第七PMOS管P7截止，第八PMOS管P8导通，Vout＝V1。因此，图3所示实施例中的电压输出电路306为低电压输出电路。

[0043] 如以上所提及，电压选择电路200亦可由图4所示实施例来实作。图4示出的电压选择电路400实质上类似于电压选择电路300，其差异主要在于电压输出电路。在图4所示的实施例中电压输出电路406，包括第七PMOS管P7和第八PMOS管P8。其中，第七PMOS管P7和第八PMOS管P8的栅极分别连接第二迟滞反相器和第一迟滞反相器的输出逻辑电平410和408，第七PMOS管P7的源极连接输入电压源V1，第八PMOS管P8的源极连接输入电压源V2，第七PMOS管P7和第八PMOS管P8的漏极及衬底相连输出Vout。当V2＜V1时，输出逻辑电平408为高电平，输出逻辑电平410为低电平，P7导通，P8截止，Vout＝V1；反之，当V2＞V1时，输出逻辑电平408为低电平，输出逻辑电平410为高电平，P7截止，P8导通，Vout＝V2。因此，图4所示实施例中的电压输出电路406为高电压输出电路。

[0044] 应注意上述全部实施方式的电路图均基于标准CMOS工艺，峰值电流源电路和迟滞比较电路中PMOS管的衬底均接电源VDD，低电压输出电路中PMOS管衬底均与自身源极短接，高电压输出电路中PMOS管衬底均接输出电压Vout，所有NMOS管的衬底均接地。若基于其他工艺，很容易对MOS管衬底电位作出改动。举例来说，应理解，当采用双阱CMOS工艺时，NMOS管衬底可与自身源极短接。

[0045] 综上所述，本发明能够快速准确的选择两输入电压源中较低或较高的一个电压作为输出电压。同时，本发明具有静态功耗低、工作电压范围宽、响应速度快、抗干扰能力强、结构简单等优点。

[0046] 本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。