半导体器件及其制造方法

摘要

本发明涉及一种半导体器件及其制造方法，包括：提供晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；在第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；对除第一半导体结构以外的其他半导体结构的栅极区域的势垒层进行刻蚀，在每个所述半导体结构的势垒层中形成凹槽，并在所述每个凹槽中形成栅极，所述每个凹槽的深度不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。本申请所提出的半导体器件及其制造方法，通过在器件中形成不同厚度的势垒层从而提高其线性度。

权利要求

1.一种半导体器件制造方法，其特征在于，包括：提供晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括衬底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；

在第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；

对除第一半导体结构以外的其他半导体结构的栅极区域的势垒层进行刻蚀，在每个所述半导体结构的势垒层中形成凹槽，并在每个所述凹槽中形成栅极，每个所述凹槽的深度不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。

2.根据权利要求1所述的半导体器件制造方法，其特征在于，所述势垒层为所述势垒层为Ga元素、N元素与另一ⅢA族元素组成的具有n型掺杂的金属氮化物。

3.根据权利要求2所述的半导体器件制造方法，其特征在于，所述另一ⅢA族元素的组份从所述势垒层的底部到顶部逐渐减小。

4.根据权利要求2所述的半导体器件制造方法，其特征在于，所述另一ⅢA族元素为Al或者In或者Al和In的组合。

5.根据权利要求1所述的半导体器件制造方法，其特征在于，从所述第二半导体结构至第N半导体结构，所述凹槽的深度依次增大。

6.根据权利要求1所述的半导体器件制造方法，其特征在于，在每个所述半导体结构的势垒层中形成凹槽的步骤包括：

在所述第二半导体结构上涂覆第一光刻胶层，在所述第一光刻胶层上定义出第二栅极区域，对所述第二栅极区域进行刻蚀，刻蚀掉第二半导结构的部分势垒层，形成第一凹槽；

去除第一光刻胶层，在所述第三半导体结构上涂覆第二光刻胶层，在所述第二光刻胶层上定义出第三栅极区域，对所述第三栅极区域进行刻蚀，刻蚀掉第三半导结构的部分势垒层，形成第二凹槽；

依此类推，去除N‑2光刻胶层，在所述第N半导体结构上涂覆第N‑1光刻胶层，在所述第N‑1光刻胶层上定义出第N栅极区域，对所述第N栅极区域进行刻蚀，刻蚀掉第N半导结构的部分势垒层，形成第N‑1凹槽。

7.一种半导体器件，其特征在于，包括：晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括衬底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；

以及位于第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；

以及位于形成在除第一半导体结构以外的其他半导体结构的栅极区域的势垒层中的凹槽；

以及位于每个所述凹槽中的栅极，每个所述凹槽的深度不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别是涉及一种半导体器件及其制造方法。

背景技术

[0002] 以氮化镓(GaN)为代表的第三代半导体材料具有宽禁带，高电子迁移率，高击穿电压等优异特性，因此基于氮化镓材料的高电子迁移率场效应管(HEMT)被广泛运用于雷达，
微波通信以及高压功率器件领域。随着现代无线通信的迅猛发展，各种非恒包络调制方式
与多载波技术获得了广泛应用，这些信号具有宽带宽和高峰均比(PAR)等特点，因此针对此
类信号的射频功放电路里，场效应管的线性度成为了一个非常重要的指标。如果管子的线
性度差，那么会导致频谱扩展到信号带宽以外，干扰相邻通道，降低邻道泄漏比(ACLR)性
能。即使在信号带宽内，功率放大管的线性度波动也会导致失真增加，从而降低接收机的误
差矢量幅度(EVM)性能，使误码率(BER)增大。氮化镓基的HEMT器件由于多用于大功率，高频
率，大带宽的应用场合，因此其线性度对整个射频前端的性能至关重要。当输入信号的动态
范围扩大时，氮化镓HEMT器件的静态工作点受到影响，从而使得器件的幅度和相位传输特
性发生变化，对输出信号产生畸变失真，即产生线性度问题。如何提高HEMT器件的线性度性
能，一直是氮化镓射频器件的技术难点。多数应用从系统的角度出发，采用功率回退、负反
馈、前馈、数字预失真(DPD)等方法来配合管子的非线性度，但是要从根本上解决问题，仍需
从器件的角度出发，改善管子本身的线性度性能。

发明内容

[0003] 本申请提出一种半导体器件制造方法，包括：

[0004] 提供晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；

[0005] 在第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；

[0006] 对除第一半导体结构以外的其他半导体结构的栅极区域的势垒层进行刻蚀，在每个所述半导体结构的势垒层中形成凹槽，并在所述每个凹槽中形成栅极，所述每个凹槽的
深度不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。

[0007] 在一个实施例中，所述势垒层为所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物。

[0008] 在一个实施例中，所述另一Ⅲ族元素的组份从所述势垒层的底部到顶部逐渐减小。

[0009] 在一个实施例中，所述另一Ⅲ族元素为Al或者In或者Al和In的组合。

[0010] 在一个实施例中，从所述第二半导体结构至第N半导体结构，所述凹槽的深度依次增大。

[0011] 在一个实施例中，在每个所述半导体结构的势垒层中形成凹槽的步骤包括：

[0012] 在所述第二半导体结构上涂覆第一光刻胶层，在所述第一光刻胶层上定义出第二栅极区域，对所述第二栅极区域进行刻蚀，刻蚀掉第二半导结构的部分势垒层，形成第一凹
槽；

[0013] 去除第一光刻胶层，在所述第三半导体结构上涂覆第二光刻胶层，在所述第二光刻胶层上定义出第三栅极区域，对所述第三栅极区域进行刻蚀，刻蚀掉第三半导结构的部
分势垒层，形成第二凹槽；

[0014] 依此类推，去除N‑2光刻胶层，在所述第N半导体结构上涂覆第N‑1光刻胶层，在所述第N‑1光刻胶层上定义出第N栅极区域，对所述第N栅极区域进行刻蚀，刻蚀掉第N半导结
构的部分势垒层，形成第N‑1凹槽。

[0015] 相应的，本申请还提出一种半导体器件，包括：

[0016] 晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；

[0017] 以及位于所述第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；

[0018] 以及位于形成在除第一半导体结构以外的其他半导体结构的栅极区域的势垒层中的凹槽；

[0019] 以及位于每个所述凹槽中的栅极，所述每个凹槽的深度不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。

[0020] 本申请提出的半导体器件及其制造方法，通过在器件中形成不同厚度的势垒层从而提高其线性度。

附图说明

[0021] 图1为本申请提出的半导体器件制造方法的流程图；

[0022] 图2‑图6为表示制造一个实施例的半导体器件的示意图.

[0023] 图7为三种场效应管对应的跨导曲线以及组合而成的半导体器件的跨导曲线。

具体实施方式

[0024] 以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图
均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施
例的目的。

[0025] 本发明中，在“形成在另一层上的层”中，可以意味着在另一层上方形成层，但不一定层与另一层直接物理或电接触(例如，可以存在一个或多个其他层在两层之间)。然而，在
一些实施例中，“在......上形成”可以表示层与另一层的顶面的至少一部分直接物理接
触。

[0026] 本实施例提出一种半导体器件制造方法，如图1所示，包括：

[0027] S10：提供晶圆，所述晶圆包括N个半导体结构，所述半导体结构包括底、位于所述衬底上的缓冲层、位于所述缓冲层上的势垒层以及位于所述势垒层上的源极和漏极；

[0028] S20：在第一半导体结构上的源极和漏极之间的栅极区域上形成第一栅极；

[0029] S30：对除第一半导体结构以外的其他半导体结构的栅极区域的势垒层进行刻蚀，在每个所述半导体结构的势垒层中形成凹槽，并在所述每个凹槽中形成栅极，所述每个凹
槽的深度各不相等，且小于所述势垒层的厚度，其中，所述N为大于2的正整数。

[0030] 在一个实施例中，所述晶圆如图2所示，包括4个半导体结构，分别为第一半导体结构1、第二半导体结构2、第三半导体结构3和第四半导体结构4。每个所述半导体结构包括衬
底10、位于所述衬底上的缓冲层20，位于所述缓冲层上的势垒层30以及位于势垒层30上的
源极40和漏极50。所述衬底10材料包括但不限于蓝宝石、碳化硅、硅、金刚石、氮化镓和氮化
铝等材料。所述缓冲层20与所述势垒层30堆叠在一起形成异质结，所述缓冲层20靠近所述
势垒层30一端的表面形成二维电子气(2DEG)，所述2DEG具有高电子密度和高电子迁移率。
典型的异质结为AlGaN/GaN，即所述缓冲层20为GaN，所述势垒层30为AlGaN。所述缓冲层20
也可以为InN、AlN、AlGaN,InGaN等氮化物，所述势垒层30也可以为InGaN，AlGaInN等合金材
料。所述衬底10的厚度为50到1000微米，所述势垒层30的厚度为3到100纳米，所述缓冲层20
的厚度为50到10000纳米。所述源极40和漏极50可以为钛、铝、镍、金中任意多种组成的合
金。

[0031] 请参考图3，可以通过诸如物理气相沉积的方法在所述第一半导体结构1上形成第一栅极21，所述第一栅极21位于所述第一半导体结构1的源极40和漏极50之间的栅极区域。
所述第一栅极21可以为镍/金或者铂/金构成的金属叠层。所述第一栅极21与第一半导体结
构1构成第一场效应管。

[0032] 请参考图4，可以在所述晶圆上涂覆第一光刻胶层，所述第一光刻胶层覆盖全部半导体结构，然后通过曝光显影，在所述第一光刻胶层上形成第二栅极区域，所述第二栅极区
域位于第二半导体结构2的源极40和漏极50之间。可以对所述第二栅极区域采用等离子体
干法刻蚀，刻蚀掉对应位置的部分势垒层，使所述势垒层30上形成第一凹槽31。之后可以通
过与形成第一栅极同样的方法在所述第一凹槽13内形成第二栅极22。所述第二栅极22与所
述第二半导体结构2构成第二场效应管。

[0033] 请参考图5，可以在第三半导体结构3涂覆第二光刻胶层。在涂覆所述第二光刻胶层之间，需要先将剩余的第一光刻胶层去除。然后通过曝光显影，在所述第二光刻胶层上形
成第二栅极区域，所述第二栅极区域位于第三半导体结构3的源极40和漏极50之间。可以对
所述第二栅极区域采用等离子体干法刻蚀，刻蚀掉对应位置的部分势垒层，使所述势垒层
30上形成第二凹槽32。之后可以通过与形成第一栅极同样的方法在所述第二凹槽32内形成
第三栅极23。所述第三栅极23与所述第三半导体结构3构成第三场效应管。

[0034] 请参考图6，可以在第四半导体结构4上涂覆第三光刻胶层。在涂覆所述第三光刻胶层之间，需要先将剩余的第二光刻胶层去除。然后通过曝光显影，在所述第三光刻胶层上
形成第三栅极区域，所述第三栅极区域位于第四半导体结构4的源极40和漏极50之间。可以
对所述第三栅极区域采用等离子体干法刻蚀，刻蚀掉对应位置的部分势垒层，使所述势垒
层30上形成第三凹槽33。之后可以通过与形成第一栅极同样的方法在所述第三凹槽33内形
成第四栅极24。所述第四栅极24与所述第四半导体结构4构成第四场效应管。

[0035] 所述第一凹槽31、第二凹槽32、第三凹槽33的深度各不相同，例如，所述第一凹槽311的深度为8nm、第二凹槽32的深度为12nm、第三凹槽33的深度为15nm。需要说明的是，所
述第一凹槽31、第二凹槽32和第三凹槽33的深度均不能超过所述势垒层30的厚度。在本实
施中，所述凹槽的深度从第二半导体结构2至第四半导体结构4依次递增，本领域技术人员
可以立即的是，所述凹槽的其他变化趋势也是本申请的保护范围。

[0036] 在本实施例中，所述第一栅极21、第二栅极22、第三栅极23、第四栅极24沿纵长方向的长度可以各不相等，也可以是其中某两个或者三个栅极的长度相等，例如，所述第一栅
极13的长度为200um，第二栅极23的长度为100um、第三栅极33的长度为300um、第四栅极43
的长度200um。

[0037] 现有的HEMT器件一般势垒层厚度通常不超过50nm，对刻蚀精度的要求比较高。为解决此问题，本申请的发明人长期实验研究发现，在形成势垒层时，逐步减少通入的Al元素
的组份，使AlGaN中Al元素逐步减少，例如底端的组分为Al0.25Ga0.75N，逐渐过渡到顶端的组
分为Al0.17Ga0.83N，能够将势垒层的厚度增加到100nm左右，而结构的电学性能如载流子浓
度、迁移率等同均一组分势垒层外延结构保持一致。使用这种方法将所述势垒层厚度扩大
后，后续器件工艺中的刻蚀深度的精确控制难度也相应减少。

[0038] 为了提高半导体器件的线性度，本申请的发明人经过长期的实验发现，通过并联不同势垒层厚度MIS场效应管形成的组合器件可以有效提高器件的线性度。射频前端模块
衡量线性度的重要指标是互调失真(IM),特别是3阶的互调失真(IMD3)产生的干扰直接落
在主频段附近，无法滤除，导致噪声性能变差。IMD3失真功率的大小主要由场效应管跨导参
数的二阶导数决定，跨导的二阶导数数值越大，则IMD3失真功率越高。

[0039] 图7显示了一个包括分别刻蚀了0nm、5nm、10nm厚势垒层的场效应管形成的组合管2
的跨导数据，纵坐标表示单位跨导的二阶导数(S/V/mm)，横坐标表示栅极电压(V)，三种场
效应管各自的跨导数据也显示在了同一个图中。该组合管里，三种场效应管的栅极宽度按
照0.72:0.20:0.08的比例来确定。图7显示的数据可以看到，三种场效应管各自的跨导数据
在(0,‑3)之间波动较大，为了降低互调失真，必须限制输入信号(栅极电压)的动态范围，使
得在此范围内，跨导的二阶导数处于较小的数值；而当三种管子以前述的栅极宽度比例组
成组合管以后，明显跨导数据波动较小，器件的动态范围扩大，线性度得到了提高。

[0040] 相应的，本申请还提出一种半导体器件，结构如图6所示，包括：4个半导体结构，分别为第一半导体结构1、第二半导体结构2、第三半导体结构3和第四半导体结构4。每个所述
半导体结构包括衬底10、位于所述衬底上的缓冲层20，位于所述缓冲层上的势垒层30以及
位于势垒层上的源极40和漏极50。所述衬底10材料包括但不限于蓝宝石、碳化硅、硅、金刚
石、氮化镓和氮化铝等材料。所述缓冲层20与所述势垒层30堆叠在一起形成异质结，所述缓
冲层20靠近所述势垒层30一端的表面形成二维电子气(2DEG)，所述2DEG具有高电子密度和
高电子迁移率。典型的异质结为AlGaN/GaN，即所述缓冲层20为GaN，所述势垒层30为AlGaN。
所述缓冲层20也可以为InN、AlN、AlGaN,InGaN等氮化物，所述势垒层30也可以为InGaN，
AlGaInN等合金材料。所述衬底10的厚度为50到1000微米，所述势垒层30的厚度为3到100纳
米，所述缓冲层20的厚度为50到10000纳米。所述源极40和漏极50可以为钛、铝、镍、金中任
意多种组成的合金。

[0041] 所述第一半导体结构1上形成第一栅极21，所述第一栅极21位于所述第一半导体结构1的源极40和漏极50之间的栅极区域。所述第一栅极21可以为镍/金或者铂/金构成的
金属叠层。所述第二半导体结构2的源极40和漏极50之间势垒层30形成有第一凹槽31，所述
凹槽31中形成有第二栅极22。所述第三半导体结构3的源极40和漏极50之间势垒层30形成
有第二凹槽32，所述凹槽32中形成有第三栅极23。所述第四半导体结构4的源极40和漏极50
之间势垒层30形成有第三凹槽33，所述凹槽33中形成有第四栅极24。

[0042] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存
在矛盾，都应当认为是本说明书记载的范围。

[0043] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来
说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护
范围。因此，本发明专利的保护范围应以所附权利要求为准。