一种亚采样鉴相器及其锁相环

摘要

本发明公开了一种亚采样鉴相器及其锁相环，亚采样鉴相器包括第一采样保持电路、第二采样保持电路、第一选择器、第二选择器，第一采样保持电路和第二采样保持电路分别用于进行采样和保持处理，得到第一输出信号、第二输出信号、第三输出信号和第四输出信号；第一选择器和第二选择器，分别连接第一采样保持电路和第二采样保持电路，用于根据第一控制信号和第二控制信号从第一输出信号、第二输出信号、第三输出信号和第四输出信号中选择输出第一保持信号、第二保持信号。本发明基于亚采样鉴相器的锁相环，采用两通道分别利用参考信号的上升沿和下降沿对VCO输出信号交替进行采样和保持处理，避免了传统鉴频鉴相器延迟失配引起的杂散、噪声问题。

权利要求

1.一种亚采样鉴相器，其特征在于，所述亚采样鉴相器(1)包括第一采样保持电路(10)、第二采样保持电路(20)、第一选择器(30)、第二选择器(40)，其中，所述第一采样保持电路(10)，用于根据第一控制信号和第二控制信号对第一参考采样信号、第二参考采样信号进行采样和保持处理，得到第一输出信号和第二输出信号；

所述第二采样保持电路(20)，用于根据所述第一控制信号和所述第二控制信号对所述第一参考采样信号、所述第二参考采样信号进行采样和保持处理，得到第三输出信号和第四输出信号；

所述第一选择器(30)，连接所述第一采样保持电路(10)和所述第二采样保持电路(20)，用于根据所述第一控制信号和所述第二控制信号从所述第一输出信号和所述第三输出信号中选出第一保持信号，并输出所述第一保持信号；

所述第二选择器(40)，连接所述第一采样保持电路(10)和所述第二采样保持电路(20)，用于根据所述第一控制信号和所述第二控制信号从所述第二输出信号和所述第四输出信号中选出第二保持信号，并输出所述第二保持信号；

其中，所述第一采样保持电路(10)包括第一采样开关电路(101)、第一采样稳定电路(102)、第二采样稳定电路(103)、第一采样存储电路(104)，其中，所述第一采样开关电路(101)，用于根据所述第二控制信号、所述第一参考采样信号和所述第二参考采样信号对所述第一采样开关电路(101)进行导通和关断处理，得到所述第一采样开关电路(101)的开关状态，根据所述开关状态进行采样处理得到第一采样信号；

所述第一采样稳定电路(102)，连接所述第一采样开关电路(101)，用于根据所述开关状态对所述第一采样信号进行消抵处理，得到第二采样信号；

所述第二采样稳定电路(103)，连接所述第一采样开关电路(101)、所述第一采样稳定电路(102)，根据所述第一控制信号、所述开关状态对所述第一采样信号进行收集处理，得到第三采样信号；

所述第一采样存储电路(104)，连接所述第二采样稳定电路(103)，用于根据所述第一采样信号、所述第二采样信号、所述第三采样信号，得到所述第一输出信号和所述第二输出信号；

其中，第二采样保持电路(20)包括第二采样开关电路(201)、第三采样稳定电路(202)、第四采样稳定电路(203)、第二采样存储电路(204)，其中，所述第二采样开关电路(201)，用于根据所述第一控制信号、所述第一参考采样信号和所述第二参考采样信号对所述第二采样开关电路(201)进行导通和关断处理，得到所述第二采样开关电路(201)的开关状态，根据所述开关状态进行采样处理得到第四采样信号；

所述第三采样稳定电路(202)，连接所述第二采样开关电路(201)，用于根据所述开关状态对所述第四采样信号进行消抵处理，得到第五采样信号；

所述第四采样稳定电路(203)，连接所述第二采样开关电路(201)、所述第三采样稳定电路(202)，根据所述第二控制信号、所述开关状态对所述第四采样信号进行收集处理，得到第六采样信号；

所述第二采样存储电路(204)，连接所述第四采样稳定电路(203)，用于根据所述第四采样信号、所述第五采样信号、所述第六采样信号，得到所述第三输出信号和所述第四输出信号；

其中，所述第一选择器(30)、所述第二选择器(40)均为二选一选择器。

2.根据权利要求1所述的鉴相器，其特征在于，所述第一采样开关电路(101)包括晶体管M11、晶体管M15，所述第一采样稳定电路(102)包括晶体管M13、晶体管M17，所述第二采样稳定电路(103)包括晶体管M12、晶体管M16，所述第一采样存储电路(104)包括电容C11、电容C12，其中，所述晶体管M11的源极与所述第一采样保持电路(10)的第三输入端、所述晶体管M17的源极连接，所述晶体管M11的漏极与所述晶体管M13的漏极、所述晶体管M12的源极连接，所述晶体管M15的源极与所述第一采样保持电路(10)的第四输入端、所述晶体管M13的源极连接，所述晶体管M15的漏极与所述晶体管M17的漏极、所述晶体管M16的源极连接，所述晶体管M12的漏极与所述电容C11一端、所述第一采样保持电路(10)的第一输出端连接，所述晶体管M16的漏极与所述电容C12一端、所述第一采样保持电路(10)的第二输出端连接，所述晶体管M11的栅极、所述晶体管M15的栅极均与所述第一采样保持电路(10)的第二输入端连接，所述晶体管M12的栅极、所述晶体管M16的栅极均与所述第一采样保持电路(10)的第一输入端连接，所述晶体管M13的栅极、所述晶体管M17的栅极、所述电容C11另一端、所述电容C12另一端均接地。

3.根据权利要求2所述的鉴相器，其特征在于，所述晶体管M11、所述晶体管M12、所述晶体管M13、所述晶体管M15、所述晶体管M16、所述晶体管M17的衬底均与偏置电压(BULK)连接，所述偏置电压(BULK)为负值。

4.根据权利要求1所述的鉴相器，其特征在于，所述第二采样开关电路(201)包括晶体管M21、晶体管M25，所述第三采样稳定电路(202)包括晶体管M23、晶体管M27，所述第四采样稳定电路(203)包括晶体管M22、晶体管M26，所述第二采样存储电路(204)包括电容C21、电容C22，其中，所述晶体管M21的源极与所述第二采样保持电路(20)的第三输入端、所述晶体管M27的源极连接，所述晶体管M21的漏极与所述晶体管M23的漏极、所述晶体管M22的源极连接，所述晶体管M25的源极与所述第二采样保持电路(20)的第四输入端、所述晶体管M23的源极连接，所述晶体管M25的漏极与所述晶体管M27的漏极、所述晶体管M26的源极连接，所述晶体管M22的漏极与所述电容C21一端、所述第二采样保持电路(20)的第一输出端连接，所述晶体管M26的漏极与所述电容C22一端、所述第二采样保持电路(20)的第二输出端连接，所述晶体管M21的栅极、所述晶体管M25的栅极均与所述第二采样保持电路(20)的第二输入端连接，所述晶体管M22的栅极、所述晶体管M26的栅极均与所述第二采样保持电路(20)的第一输入端连接，所述晶体管M23的栅极、所述晶体管M27的栅极、所述电容C21另一端、所述电容C22另一端均接地。

5.根据权利要求4所述的鉴相器，其特征在于，所述晶体管M21、所述晶体管M22、所述晶体管M23、所述晶体管M25、所述晶体管M26、所述晶体管M27的衬底均与偏置电压(BULK)连接，所述偏置电压(BULK)为负值。

6.根据权利要求1所述的鉴相器，其特征在于，所述第一控制信号从所述第一采样保持电路(10)的第一输入端、所述第二采样保持电路(20)的第二输入端输入，所述第二控制信号从所述第一采样保持电路(10)的第二输入端、所述第二采样保持电路(20)的第一输入端输入，所述第一参考采集信号从所述第一采样保持电路(10)的第三输入端、所述第二采样保持电路(20)的第三输入端输入，所述第二参考采集信号从所述第一采样保持电路(10)的第四输入端、所述第二采样保持电路(20)的第四输入端输入。

7.一种锁相环，其特征在于，包括权利要求1～6所述任意一项鉴相器。

8.根据权利要求7所述的锁相环，其特征在于，所述锁相环还包括电荷泵及低通滤波器(2)、压控振荡器(3)、分频器(4)，其中，所述电荷泵及低通滤波器(2)，连接所述鉴相器(1)，用于对所述鉴相器(1)输出的第一保持信号和第二保持信号进行信号转换和滤波处理，得到第一处理信号；

所述压控振荡器(3)，连接所述电荷泵及低通滤波器(2)，用于对所述第一处理信号进行调谐处理，得到第二处理信号、第三处理信号；

所述分频器(4)，连接所述压控振荡器(3)，用于对所述第二处理信号、第三处理信号分别进行分频处理，得到所述第一控制信号、所述第二控制信号。

说明书

一种亚采样鉴相器及其锁相环

技术领域

[0001] 本发明属于模拟集成电路技术领域，具体涉及一种亚采样鉴相器及其锁相环。

背景技术

[0002] 随着无线通信技术的发展，集成电路中常常需要一个稳定的高纯度的、低杂散、低噪声的时钟信号，锁相环就可以实现这样的功能。

[0003] 一个典型的锁相环主要模块包括鉴相器(Phase Detector，简称PD)、环路滤波器和压控振荡器(Voltage Controlled Oscillator，简称VCO)。传统的鉴相器具有两个输入信号，分别是参考信号以及压控振荡器的输出信号。鉴相器把参考信号和压控振荡器的输出信号的相位差信号转换成电压信号，并将电压信号送到低通滤波器里，低通滤波器滤除掉高频杂波后剩下的就是压控振荡器的控制信号。因此，锁相环不断比对压控振荡器的输出信号以及参考信号的相位信息，并且不断调整压控振荡器的振荡频率，最终，压控振荡器会在参考信号的频率处稳定下来。常用的鉴相器包括乘法器型鉴相器、异或门型鉴相器、时序型鉴相器以及鉴频鉴相器(Phase Frequency Detector，简称PFD)，其中，高性能锁相环常采用PFD加电荷泵的结构。

[0004] 但传统的鉴频鉴相器锁相环存在较差的杂散和相位噪声问题，导致相邻通道信号的频谱混叠，降低了信噪比。

发明内容

[0005] 为了解决现有技术中存在的上述问题，本发明提供了一种亚采样鉴相器及其锁相环。

[0006] 本发明实施例提供了一种亚采样鉴相器，所述亚采样鉴相器包括第一采样保持电路、第二采样保持电路、第一选择器、第二选择器，其中，

[0007] 所述第一采样保持电路，用于根据第一控制信号和第二控制信号对第一参考采样信号、第二参考采样信号进行采样和保持处理，得到第一输出信号和第二输出信号；

[0008] 所述第二采样保持电路，用于根据所述第一控制信号和所述第二控制信号对所述第一参考采样信号、所述第二参考采样信号进行采样和保持处理，得到第三输出信号和第四输出信号；

[0009] 所述第一选择器，连接所述第一采样保持电路和所述第二采样保持电路，用于根据所述第一控制信号和所述第二控制信号从所述第一输出信号和所述第三输出信号中选出第一保持信号，并输出所述第一保持信号；

[0010] 所述第二选择器，连接所述第一采样保持电路和所述第二采样保持电路，用于根据所述第一控制信号和所述第二控制信号从所述第二输出信号和所述第四输出信号中选出第二保持信号，并输出所述第二保持信号。

[0011] 在本发明的一个实施例中，所述第一采样保持电路包括第一采样开关电路、第一采样稳定电路、第二采样稳定电路、第一采样存储电路，其中，

[0012] 所述第一采样开关电路，用于根据所述第二控制信号、所述第一参考采样信号和所述第二参考采样信号对所述第一采样开关电路进行导通和关断处理，得到所述第一采样开关电路的开关状态，根据所述开关状态进行采样处理得到第一采样信号；

[0013] 所述第一采样稳定电路，连接所述第一采样开关电路，用于根据所述开关状态对所述第一采样信号进行消抵处理，得到第二采样信号；

[0014] 所述第二采样稳定电路，连接所述第一采样开关电路、所述第一采样稳定电路，根据所述第一控制信号、所述开关状态对所述第一采样信号进行收集处理，得到第三采样信号；

[0015] 所述第一采样存储电路，连接所述第二采样稳定电路，用于根据所述第一采样信号、所述第二采样信号、所述第三采样信号，得到所述第一输出信号和所述第二输出信号。

[0016] 在本发明的一个实施例中，所述第一采样开关电路包括晶体管M11、晶体管M15，所述第一采样稳定电路包括晶体管M13、晶体管M17，所述第二采样稳定电路包括晶体管M12、晶体管M16，所述第一采样存储电路包括电容C11、电容C12，其中，

[0017] 所述晶体管M11的源极与所述第一采样保持电路的第三输入端、所述晶体管M17的源极连接，所述晶体管M11的漏极与所述晶体管M13的漏极、所述晶体管M12的源极连接，所述晶体管M15的源极与所述第一采样保持电路的第四输入端、所述晶体管M13的源极连接，所述晶体管M15的漏极与所述晶体管M17的漏极、所述晶体管M16的源极连接，所述晶体管M12的漏极与所述电容C11一端、所述第一采样保持电路的第一输出端连接，所述晶体管M16的漏极与所述电容C12一端、所述第一采样保持电路的第二输出端连接，所述晶体管M11的栅极、所述晶体管M15的栅极均与所述第一采样保持电路的第二输入端连接，所述晶体管M12的栅极、所述晶体管M16的栅极均与所述第一采样保持电路的第一输入端连接，所述晶体管M13的栅极、所述晶体管M17的栅极、所述电容C11另一端、所述电容C12另一端均接地。

[0018] 在本发明的一个实施例中，所述晶体管M11、所述晶体管M12、所述晶体管M13、所述晶体管M15、所述晶体管M16、所述晶体管M17的衬底均与偏置电压BULK连接，所述偏置电压BULK为负值。

[0019] 在本发明的一个实施例中，所述第二采样保持电路包括第二采样开关电路、第三采样稳定电路、第四采样稳定电路、第二采样存储电路，其中，

[0020] 所述第二采样开关电路，用于根据所述第一控制信号、所述第一参考采样信号和所述第二参考采样信号对所述第二采样开关电路进行导通和关断处理，得到所述第二采样开关电路的开关状态，根据所述开关状态进行采样处理得到第四采样信号；

[0021] 所述第三采样稳定电路，连接所述第二采样开关电路，用于根据所述开关状态对所述第四采样信号进行消抵处理，得到第五采样信号；

[0022] 所述第四采样稳定电路，连接所述第二采样开关电路、所述第三采样稳定电路，根据所述第二控制信号、所述开关状态对所述第四采样信号进行收集处理，得到第六采样信号；

[0023] 所述第二采样存储电路，连接所述第四采样稳定电路，用于根据所述第四采样信号、所述第五采样信号、所述第六采样信号，得到所述第三输出信号和所述第四输出信号。

[0024] 在本发明的一个实施例中，所述第二采样开关电路包括晶体管M21、晶体管M25，所述第三采样稳定电路包括晶体管M23、晶体管M27，所述第四采样稳定电路包括晶体管M22、晶体管M26，所述第二采样存储电路包括电容C21、电容C22，其中，

[0025] 所述晶体管M21的源极与所述第二采样保持电路的第三输入端、所述晶体管M27的源极连接，所述晶体管M21的漏极与所述晶体管M23的漏极、所述晶体管M22的源极连接，所述晶体管M25的源极与所述第二采样保持电路的第四输入端、所述晶体管M23的源极连接，所述晶体管M25的漏极与所述晶体管M27的漏极、所述晶体管M26的源极连接，所述晶体管M22的漏极与所述电容C21一端、所述第二采样保持电路的第一输出端连接，所述晶体管M26的漏极与所述电容C22一端、所述第二采样保持电路的第二输出端连接，所述晶体管M21的栅极、所述晶体管M25的栅极均与所述第二采样保持电路的第二输入端连接，所述晶体管M22的栅极、所述晶体管M26的栅极均与所述第二采样保持电路的第一输入端连接，所述晶体管M23的栅极、所述晶体管M27的栅极、所述电容C21另一端、所述电容C22另一端均接地。

[0026] 在本发明的一个实施例中，所述晶体管M21、所述晶体管M22、所述晶体管M23、所述晶体管M25、所述晶体管M26、所述晶体管M27的衬底均与偏置电压BULK连接，所述偏置电压BULK为负值。

[0027] 在本发明的一个实施例中，所述第一控制信号从所述第一采样保持电路的第一输入端、所述第二采样保持电路的第二输入端输入，所述第二控制信号从所述第一采样保持电路的第二输入端、所述第二采样保持电路的第一输入端输入，所述第一参考采集信号从所述第一采样保持电路的第三输入端、所述第二采样保持电路的第三输入端输入，所述第二参考采集信号从所述第一采样保持电路的第四输入端、所述第二采样保持电路的第四输入端输入。

[0028] 本发明的再一个实施例提供了一种锁相环，所述锁相环包括如上所述任意一项鉴相器。

[0029] 在本发明的一个实施例中，所述锁相环还包括电荷泵及低通滤波器、压控振荡器、分频器，其中，

[0030] 所述电荷泵及低通滤波器，连接所述鉴相器，用于对所述鉴相器输出的第一保持信号和第二保持信号进行信号转换和滤波处理，得到第一处理信号；

[0031] 所述压控振荡器，连接所述电荷泵及低通滤波器，用于对所述第一处理信号进行调谐处理，得到第二处理信号、第三处理信号；

[0032] 所述分频器，连接所述压控振荡器，用于对所述第二处理信号、第三处理信号分别进行分频处理，得到所述第一控制信号、所述第二控制信号。

[0033] 与现有技术相比，本发明的有益效果：

[0034] 1、本发明基于亚采样鉴相器的锁相环，采用两通道分别利用参考信号的上升沿和下降沿对VCO输出信号交替进行采样和保持处理，避免了传统鉴频鉴相器延迟失配引起的杂散、相位噪声问题。

[0035] 2、本发明中的亚采样鉴相器采用的电路结构方便集成，拥有从8G到20G广泛的锁频范围。

[0036] 3、本发明中的亚采样鉴相器拥有高精度和高线性，具有更低的时钟抖动。

[0037] 以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

[0038] 图1是本发明实施例提供的一种亚采样鉴相器的结构示意图；

[0039] 图2是本发明实施例提供的亚采样鉴相器中第一采样保持电路的结构示意图；

[0040] 图3是本发明实施例提供的亚采样鉴相器中第二采样保持电路的结构示意图；

[0041] 图4是本发明实施例提供的又一种亚采样鉴相器中第一采样保持电路的结构示意图；

[0042] 图5是本发明实施例提供的又一种亚采样鉴相器中第二采样保持电路的结构示意图；

[0043] 图6是本发明实施例提供的一种锁相环的结构示意图；

[0044] 图7是本发明实施例提供的一种传统锁相环的结构示意图；

[0045] 图8是本发明实施例提供的一种锁相环的性能示意图。

[0046] 附图标记说明

[0047] 亚采样鉴相器1；电荷泵及低通滤波器2；压控振荡器3；分频器4；第一采样保持电路10；第二采样保持电路20；第一选择器30；第二选择器40；第一采样开关电路101；第一采样稳定电路102；第二采样稳定电路103；第一采样存储电路104；第二采样开关电路201；第三采样稳定电路202；第四采样稳定电路203；第二采样存储电路204。

具体实施方式

[0048] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

[0049] 实施例一

[0050] 请参见图1、图2、图3、图4、图5，图1是本发明实施例提供的一种亚采样鉴相器的结构示意图；图2是本发明实施例提供的亚采样鉴相器中第一采样保持电路的结构示意图；图3是本发明实施例提供的亚采样鉴相器中第二采样保持电路的结构示意图；图4是本发明实施例提供的又一种亚采样鉴相器中第一采样保持电路的结构示意图；图5是本发明实施例提供的又一种亚采样鉴相器中第二采样保持电路的结构示意图。本发明实施例提供了一种亚采样鉴相器，该亚采样鉴相器的结构包括：

[0051] 第一采样保持电路10、第二采样保持电路20、第一选择器30、第二选择器40，其中，[0052] 第一采样保持电路10，用于根据第一控制信号和第二控制信号对第一参考采样信号、第二参考采样信号进行采样和保持处理，得到第一输出信号和第二输出信号；

[0053] 第二采样保持电路20，用于根据第一控制信号和第二控制信号对第一参考采样信号、第二参考采样信号进行采样和保持处理，得到第三输出信号和第四输出信号；

[0054] 第一选择器30，连接第一采样保持电路10和第二采样保持电路20，用于根据第一控制信号和第二控制信号从第一输出信号和第三输出信号中选出第一保持信号，并输出第一保持信号；

[0055] 第二选择器40，连接第一采样保持电路10和第二采样保持电路20，用于根据第一控制信号和第二控制信号从第二输出信号和第四输出信号中选出第二保持信号，并输出第二保持信号；

[0056] 其中，第一控制信号从第一采样保持电路10的第一输入端、第二采样保持电路20的第二输入端输入，第二控制信号从第一采样保持电路10的第二输入端、第二采样保持电路20的第一输入端输入，第一参考采集信号从第一采样保持电路10的第三输入端、第二采样保持电路20的第三输入端输入，第二参考采集信号从第一采样保持电路10的第四输入端、第二采样保持电路20的第四输入端输入。

[0057] 具体地，第一采样保持电路10、第二采样保持电路20均包括4个输入端和2个输出端，其中，第一采样保持电路10的4个输入端分别为第一输入端CLK_P、第二输入端CLK_N、第三输入端VIN_P、第四输入端VIN_N，第一输入端CLK_P输入的是第一控制信号Vin_ctr_1，第二输入端CLK_N输入的是第二控制信号Vin_ctr_2，第三输入端VIN_P输入的是第一参考采样信号Vin_ref_p，第四输入端VIN_N输入的是第二参考采样信号Vin_ref_n，2个输出端分别为第一输出端VOUT_P、第二输出端VOUT_N；第二采样保持电路20的4个输入端分别为第一输入端CLK_P、第二输入端CLK_N、第三输入端VIN_P、第四输入端VIN_N，第一输入端CLK_P输入的是第二控制信号Vin_ctr_2，第二输入端CLK_N输入的是第一控制信号Vin_ctr_1，第三输入端VIN_P输入的是第一参考采样Vin_ref_p，第四输入端VIN_N输入的是第二参考采样Vin_ref_n，2个输出端分别为第一输出端VOUT_P、第二输出端VOUT_N。可见，第一控制信号Vin_ctr_1分别输入第一采样保持电路10的第一输入端CLK_P、第二采样保持电路20的第二输入端CLK_N，第二控制信号Vin_ctr_2分别输入第一采样保持电路10的第二输入端CLK_N、第二采样保持电路20的第一输入端CLK_P，第二输入端CLK_N和第一输入端CLK_P的输入控制信号是一对互补信号。本实施例中当第二输入端CLK_N的输入控制信号为低时，第一输入端CLK_P的输入信号为高，此时，第一采样保持电路10进入采样阶段，第二采样保持电路20进入保持阶段；当第二输入端CLK_N的输入信号为高时，第一输入端CLK_P的输入信号为低，此时，第一采样保持电路10进入保持阶段，第二采样保持电路20进入采样阶段。第一采样保持电路10通过如上采样阶段、保持阶段，分别从第一输出端VOUT_P、第二输出端VOUT_N输出第一输出信号、第二输出信号，第二采样保持电路20通过如上采样阶段、保持阶段，分别从第一输出端VOUT_P、第二输出端VOUT_N输出第三输出信号、第四输出信号。第一采样保持电路10、第二采样保持电路20交替进入采样阶段和保持阶段，并且各自持续半个周期，该周期会随锁相环的振荡频率而变化。

[0058] 本实施例中第一选择器30、第二选择器40为两组二选一选择器。第一采样保持电路10、第二采样保持电路20一共产生四个输出信号，第一选择器30、第二选择器40分别从四个输出信号中选出两个保持信号，这两个保持信号就是亚采样鉴相器的输出信号。

[0059] 具体地，对于第一选择器30，第一选择器30的第一输入端连接第一采样保持电路10的第一输出端VOUT_P，第一选择器30的第二输入端连接第二采样保持电路20的第一输出端VOUT_P，第一选择器30的第三输入端连接第一控制信号Vin_ctr_1，第一选择器30的第四输入端连接第二控制信号Vin_ctr_2，当第一控制信号Vin_ctr_1信号为低，第二控制信号Vin_ctr_2为高时，从第一采样保持电路10的第一输出端VOUT_P输出的第一输出信号、第二采样保持电路20的第一输出端VOUT_P输出的第三输出信号中选出第一保持信号；对于第二选择器40，第二选择器40的第一输入端连接第一采样保持电路10的第二输出端VOUT_N，第二选择器40的第二输入端连接第二采样保持电路20的第二输出端VOUT_N，第二选择器40的第三输入端连接第一控制信号Vin_ctr_1，第二选择器40的第四输入端连接第二控制信号Vin_ctr_2，当第一控制信号Vin_ctr_1信号为高，第二控制信号Vin_ctr_2为低时，从第一采样保持电路10的第二输出端VOUT_N输出的第二输出信号、第二采样保持电路20的第二输出端VOUT_N输出的第四输出信号中选出第二保持信号。本实施例的电路设计，第一采样保持电路10的第一输出端VOUT_P和第二采样保持电路20的第一输出端VOUT_P必然存在第一保持信号，第一采样保持电路10的第二输出端VOUT_N和第二采样保持电路20的第二输出端VOUT_N必然存在第二保持信号。

[0060] 进一步地，第一采样保持电路10包括第一采样开关电路101、第一采样稳定电路102、第二采样稳定电路103、第一采样存储电路104。

[0061] 其中，第一采样开关电路101包括晶体管M11、晶体管M15，晶体管M11的源极与第一采样保持电路10的第三输入端、第一采样稳定电路102连接，晶体管M11的漏极与第一采样稳定电路102、第二采样稳定电路103连接，晶体管M15的源极与第一采样保持电路10的第四输入端、第一采样稳定电路102连接，晶体管M15的漏极与第一采样稳定电路102、第二采样稳定电路103连接，晶体管M11的栅极、晶体管M15的栅极均与第一采样保持电路10的第二输入端连接。

[0062] 优选地，晶体管M11、晶体管M15均为N沟增强型MOS管。

[0063] 具体地，本实施例中晶体管M11和晶体管M15是一对开关晶体管，晶体管M11的源极连接第一采样保持电路10的第三输入端VIN_P，晶体管M15的源极连接第一采样保持电路10的第四输入端VIN_N。晶体管M11和晶体管M15根据第二控制信号Vin_ctr_2、第一参考采样信号Vin_ref_p和第二参考采样信号Vin_ref_n进行导通和关断处理，得到第一采样开关电路101中晶体管M11和晶体管M15的开关状态，然后根据晶体管M11和晶体管M15的开关状态对第一参考采样信号Vin_ref_p和第二参考采样信号Vin_ref_n进行采样得到第一采样保持电路
10的第一采样信号。

[0064] 进一步地，第一采样稳定电路102包括晶体管M13、晶体管M17，其中，[0065] 晶体管M13的源极与晶体管M15的源极连接，晶体管M13的漏极与晶体管M11的漏极、第二采样稳定电路103连接，晶体管M17的源极与晶体管M11的源极连接，晶体管M17的漏极与晶体管M15的漏极、第二采样稳定电路103连接，晶体管M13的栅极、晶体管M17的栅极均接地。

[0066] 优选地，晶体管M13、晶体管M17均为N沟增强型MOS管。

[0067] 具体地，本实施例中，当晶体管M11、晶体管M15截止时，第三输入端VIN_P和第四输入端VIN_N的输入的第一参考采样信号Vin_ref_p和第二参考采样信号Vin_ref_n信号可能通过晶体管M11、晶体管M15的源漏电容耦合到第一采样存储电路104上去，引起采样信号值的不稳定，因此本实施例在第一采样保持电路10中引入晶体管M13、晶体管M17，晶体管M13、晶体管M17构成第一采样稳定电路102，然后根据晶体管M11、晶体管M15的开关状态(导通和关断)对第一采样信号进行消抵处理，得到第二采样信号。因为第一采样稳定电路102中的这两个晶体管栅级均保持接地，晶体管M13、晶体管M17的尺寸与晶体管M11、晶体管M15的尺寸完全一样，因此晶体管M13、晶体管M17的源漏电容也与晶体管M11、晶体管M15的源漏电容一样，从而抵消第三输入端VIN_P和第四输入端VIN_N的输入信号通过晶体管M11、晶体管M15的源漏电容耦合到第一采样存储电路104上的信号。其中，晶体管M13、晶体管M17、晶体管M11、晶体管M15的尺寸均为晶体管的宽度和长度的比值。

[0068] 本实施例通过第一采样稳定电路102提高了采样信号值的稳定性，进而提高了信号的采样的精度。

[0069] 进一步地，第二采样稳定电路103包括晶体管M12、晶体管M16，其中，[0070] 晶体管M12的源极与晶体管M11的漏极、晶体管M13的漏极连接，晶体管M12的漏极与晶体管M12的源极、第一采样存储电路104、第一采样保持电路10的第一输出端连接，晶体管M16的源极与晶体管M15的漏极、晶体管M17的漏极连接，晶体管M16的漏极与晶体管M16的源极、第一采样存储电路104、第一采样保持电路10的第二输出端连接，晶体管M12的栅极、晶体管M16的栅极均与第一采样保持电路10的第一输入端连接。

[0071] 优选地，晶体管M12、晶体管M16均为N沟增强型MOS管。

[0072] 具体地，由于晶体管M11、晶体管M15从导通向关断状态切换时，其反型层电荷会通过晶体管M11、晶体管M15源漏流出，形成沟道电荷注入。为防止沟道电荷直接注入到第一采样存储电路104上进一步改变第一采样存储电路104中的电压值，本实施例引入晶体管M12、晶体管M16，晶体管M12、晶体管M16构成第二采样稳定电路103，根据第二控制信号Vin_ctr_2、晶体管M11、晶体管M15的开关状态通过第二采样稳定电路103对第一采样信号进行收集处理，得到第三采样信号。因为晶体管M12的栅极、晶体管M16的栅极连接的第一控制信号Vin_ctr_1与晶体管M11的栅极、晶体管M15的栅极连接的第二控制信号Vin_ctr_2互补，即第一输入端CLK_P的输入信号和第二输入端CLK_N的输入信号是一对互补信号，晶体管M12、晶体管M16的源漏均短接，这样，当晶体管M11、晶体管M15关断时，晶体管M12、晶体管M16导通，晶体管M12、晶体管M16中形成的反型层可以容纳流出的沟道电荷，从解决沟道电荷注入到第一采样存储电路104影响采样信号值的不稳定问题。晶体管M12、晶体管M16还可以抑制时钟馈通，因为晶体管M12、晶体管M16栅漏之间存在寄生电容，则连在晶体管M12、晶体管M16的栅极信号通过这样的寄生电容反馈到漏极上，使亚采样鉴相器保持阶段的信号不变，从而抑制了时钟馈通问题。其中，晶体管M12、晶体管M16的尺寸是晶体管M11、晶体管M15的尺寸的一半，晶体管M12、晶体管M16的尺寸均为晶体管的宽度和长度的比值。

[0073] 本实施例通过第二采样稳定电路103，防止了沟道电荷注入到第一采样存储电路104，从而提高采样信号值的稳定性，进而提高了信号的采样的精度。

[0074] 进一步地，第一采样存储电路104包括电容C11、电容C12，其中，

[0075] 电容C11一端与晶体管M12的漏极、第一采样保持电路10的第一输出端连接，电容C12一端与晶体管M16的漏极、第一采样保持电路10的第二输出端连接，电容C11另一端、电容C12另一端均接地。

[0076] 具体地，本实施例通过电容C11和电容C12作为采样电容，根据第一采样信号、第二采样信号、第三采样信号，对采样稳定的后的电压信号进行存储，直至电压保持不变，将该电压输出作为第一采样保持电路10的第二输出端VOUT_N和第二采样保持电路20的第二输出端VOUT_N输出信号。

[0077] 进一步地，第一采样保持电路10中的晶体管M11、晶体管M12、晶体管M13、晶体管M15、晶体管M16、晶体管M17的衬底均与偏置电压BULK连接，偏置电压BULK为负值。

[0078] 具体地，通常电路中晶体管的衬底是接地的，本实施例第一采样保持电路10中的晶体管M11、晶体管M12、晶体管M13、晶体管M15、晶体管M16、晶体管M17的衬底均接在负的偏置电压BULK端口上，连接在一个负的偏置电压BULK上，是为了防止晶体管源衬寄生pn二极管被打开，从而产生漏电导致电荷泄露，所以本实施例晶体管M11、晶体管M12、晶体管M13、晶体管M15、晶体管M16、晶体管M17衬底均与负的偏置电压BULK连接，以保证所有晶体管的源衬pn二极管始终反偏，不会出现电荷泄露，进而保证了第一采样保持电路10中采样的精度。

[0079] 进一步地，第二采样保持电路20包括第二采样开关电路201、第三采样稳定电路202、第四采样稳定电路203、第二采样存储电路204。

[0080] 其中，第二采样开关电路201包括晶体管M21、晶体管M25，晶体管M21的源极与第二采样保持电路20的第三输入端、第三采样稳定电路202连接，晶体管M21的漏极与第三采样稳定电路202、第四采样稳定电路203连接，晶体管M25的源极与第二采样保持电路20的第四输入端、第三采样稳定电路202连接，晶体管M25的漏极与第三采样稳定电路202、第四采样稳定电路203连接，晶体管M21的栅极、晶体管M25的栅极均与第二采样保持电路20的第二输入端连接。

[0081] 优选地，晶体管M21、晶体管M25均为N沟增强型MOS管。

[0082] 具体地，晶体管M21、晶体管M25与晶体管M11、晶体管M15电路功能实现相同，如上述对第一采样开关电路101中的晶体管M11、晶体管M15电路功能实现做了详细的描述，本实施例第二采样开关电路201的实现在此处不再重复说明。

[0083] 进一步地，第三采样稳定电路202包括晶体管M23、晶体管M27，其中，[0084] 晶体管M23的源极与晶体管M25的源极连接，晶体管M23的漏极与晶体管M21的漏极、第四采样稳定电路203连接，晶体管M27的源极与晶体管M21的源极连接，晶体管M27的漏极与晶体管M25的漏极、第四采样稳定电路203连接，晶体管M23的栅极、晶体管M27的栅极均接地。

[0085] 优选地，晶体管M23、晶体管M27均为N沟增强型MOS管。

[0086] 具体地，晶体管M23、晶体管M27与晶体管M13、晶体管M17具体电路功能实现相同，如上述对第一采样稳定电路102中的晶体管M13、晶体管M17电路功能实现做了详细的描述，本实施例第三采样稳定电路202的实现在此处不再重复说明。

[0087] 进一步地，第四采样稳定电路203包括晶体管M22、晶体管M26，其中，[0088] 晶体管M22的源极与晶体管M21的漏极、晶体管M23的漏极连接，晶体管M22的漏极与晶体管M22的源极、第二采样存储电路204、第二采样保持电路20的第一输出端连接，晶体管M26的源极与晶体管M25的漏极、晶体管M27的漏极连接，晶体管M26的漏极与晶体管M26的源极、第二采样存储电路204、第二采样保持电路20的第二输出端连接，晶体管M22的栅极、晶体管M26的栅极均与第二采样保持电路20的第一输入端连接。

[0089] 优选地，晶体管M22、晶体管M26均为N沟增强型MOS管。

[0090] 具体地，晶体管M22、晶体管M26与晶体管M12、晶体管M16具体电路功能实现相同，如上述对第二采样稳定电路103中的晶体管M12、晶体管M16电路功能实现做了详细的描述，本实施例第四采样稳定电路203的实现在此处不再重复说明。

[0091] 进一步地，第二采样存储电路204包括电容C21、电容C22，其中，

[0092] 电容C21一端与晶体管M22的漏极、第二采样保持电路20的第一输出端连接，电容C22一端与晶体管M26的漏极、第二采样保持电路20的第二输出端连接，电容C21另一端、电容C22另一端均接地。

[0093] 具体地，电容C21、电容C22与电容C11、电容C12具体电路功能实现相同，如上述对第一采样存储电路104中的电容C11、电容C12电路功能实现做了详细的描述，本实施例第二采样存储电路204的实现在此处不再重复说明。

[0094] 进一步地，第二采样保持电路20中的晶体管M21、晶体管M22、晶体管M23、晶体管M25、晶体管M26、晶体管M27的衬底均与偏置电压BULK连接，偏置电压BULK为负值。

[0095] 具体地，本实施例第二采样保持电路20中的晶体管M21、晶体管M22、晶体管M23、晶体管M25、晶体管M26、晶体管M27的衬底均接在负的偏置电压BULK端口上，连接在一个负的偏置电压BULK上，是为了防止晶体管源衬寄生pn二极管被打开，从而产生漏电导致电荷泄露，所以本实施例晶体管M21、晶体管M22、晶体管M23、晶体管M25、晶体管M26、晶体管M27衬底均与负的偏置电压BULK连接，以保证所有晶体管的源衬pn二极管始终反偏，不会出现电荷泄露，进而保证了第二采样保持电路20中采样的精度。

[0096] 综上所述，本实施例的两组采样保持电路，其中，第一采样保持电路10的第一输入端CLK_P和第二输入端CLK_N分别连接第一控制信号Vin_ctr_1和第二控制信号Vin_ctr_2，第二采样保持电路20的第一输入端CLK_P和第二输入端CLK_N分别连接第二控制信号Vin_ctr_2和第二控制信号Vin_ctr_1，然后在第二控制信号Vin_ctr_2的上升沿和下降沿分别采集得到第四输入端VIN_N的第二参考采样信号Vin_ref_n和第三输入端VIN_P的第一参考采样信号Vin_ref_p的数值，也就是说第二采样保持电路20与第一采样保持电路10交替进入采样阶段和保持阶段，并且各自持续半个周期；第二采样保持电路20与第一采样保持电路10一共产生四个输出信号，进而由第一选择器30和第二选择器40从四个输出信号中选出第一保持信号和第二保持信号，这两个保持信号就是本实施例亚采样鉴相器的第一输出信号Vout1和第二输出信号Vout2。

[0097] 本实施例通过采用两通道分别利用参考采样信号的上升沿和下降沿进行采样处理，避免了传统鉴相器因延迟失配引起的杂散和相位噪声问题。因为传统鉴相器是在参考采样信号的两上升沿进行采样处理，在两个上升沿到达的先后与时差分别决定传统鉴频鉴相器输出的极性以及大小，这样会带来延迟失配，进而引起杂散和相位噪声。同时，本实施例亚采样鉴相器结构拥有高精度和高线性，具有更低的时钟抖动。

[0098] 请参见图6，图6是本发明实施例提供的一种锁相环的结构示意图。本发明实施例提供的一种锁相环，除了包括上述亚采样鉴相器1外，还包括电荷泵及低通滤波器2、压控振荡器3、分频器4，其中，

[0099] 电荷泵及低通滤波器2，连接鉴相器1，用于对鉴相器1输出的第一保持信号和第二保持信号进行信号转换和滤波处理，得到第一处理信号；

[0100] 压控振荡器3，连接电荷泵及低通滤波器2，用于对第一处理信号进行调谐处理，得到第二处理信号、第三处理信号；

[0101] 分频器4，连接压控振荡器3，用于对第二处理信号、第三处理信号进行分频处理，得到第一控制信号、第二控制信号。

[0102] 具体地，本实施例电荷泵及低通滤波器2对亚采样鉴相器输出的第一保持信号和第二保持信号进行信号转换和滤波处理，得到第一处理信号，其中，电荷泵及低通滤波器2包括电荷泵和低通滤波器，电荷泵及低通滤波器2中的电荷泵是由折叠共源共栅运算放大器作为电路的电荷泵，由于电荷泵及低通滤波器2的第一保持信号和第二保持信号更接近于地(GND)，亚采样鉴相锁相环的电荷泵上拉和下拉电流是由采样电压的幅度决定的，由于采用了差分设计，系统中的所有信号都是差分的，不存在鉴频鉴相锁相环里存在的电流不匹配问题；压控振荡器3，对电荷泵及低通滤波器2输出的第一处理信号进行调谐处理，得到第二处理信号Vout_p、第三处理信号Vout_n，其中，第二处理信号Vout_p、第三处理信号Vout_n是频率相同，相位差180度的振荡信号，本实施例压控振荡器3采用的是NMOS和PMOS互补结构，这种结构能提供更低的相位噪声，从而改变VCO的振荡频率；分频器，对第二处理信号Vout_p、第三处理信号Vout_n进行分频处理，得到信号Divider_out_p和信号Divider_out_n，其中，信号Divider_out_p和信号Divider_out_n为频率相同，相位差180度的正弦信号，本实施例中第一控制信号Vin_ctr_1选取Divider_out_p，第二控制信号Vin_ctr_2选取Divider_out_n，本实施例分频器4采用的是十六分频器，总共四级D触发器实现十六分频的效果，其中，前两级的D触发器采用CML结构，为节省面积后两级采用基于传输门结构的基本D触发器，D触发器之间引入了四级的反相器。因为电荷泵及低通滤波器2、压控振荡器3、分频器4不是本申请的创新点，在此详细电路不再累赘说明。

[0103] 请参见图7，图7是本发明实施例提供的一种传统锁相环的结构示意图。传统的鉴频鉴相器的输入信号之间存在的频率差会对输出信号产生贡献，加快环路的捕获过程，使环路没有捕获范围的限制，电荷泵能够把鉴频鉴相器输出的电压信号转换为大小不变的电流信号，避免了环路增益与uf相关的问题。但传统的鉴频鉴相电荷泵锁相环中的存在杂散，杂散主要来自于鉴频鉴相器的延迟失配和电荷泵充放电电流的失配，因为在采样中两个上升沿到达的先后与时差分别决定鉴频鉴相器输出的极性以及大小，而鉴频鉴相器输会决定电荷泵是否开启电流源并决定开启的时间，从而鉴频鉴相器的延迟失配和电荷泵电流失配引起杂散问题。

[0104] 本实施例亚采样鉴相器锁相环与传统鉴相鉴频锁相环的结构完全不同，亚采样鉴相器1与传统电荷泵锁相环的鉴频鉴相器也完全不同，亚采样鉴相器1采用的是一种全新的采样电路，这种电路结构方便集成，拥有从8G到20G广泛的锁频范围；本实施例鉴相器是亚采样鉴相器1，采用两通道分别利用参考采样信号的上升沿和下降沿对VCO输出信号交替进行采样和保持处理，这样减小了锁相环稳定的建立时间，避免了传统鉴频鉴相器延迟失配和电荷泵电流失配引起的杂散与相位噪声问题。

[0105] 本实施例通过如上锁相环设计，当锁相环信号频率没有锁定时，分频器4输出的信号Divider_out_p和信号Divider_out_n(分别对应第一采样保持电路10和第二采样保持电路20的第一控制信号Vin_ctr_1和第二控制信号Vin_ctr_2)的过零交点处对应的第一参考采样信号Vin_ref_p和第二参考采样信号Vin_ref_n的大小值一定是非零的，此时，第一参考采样信号Vin_ref_p和第二参考采样信号Vin_ref_n经亚采样鉴相器采样处理后，再经电荷泵及低通滤波器2处理反馈送到压控振荡器3上，使得压控振荡器3的频率发生改变，再经分频器4处理后，反馈送到第一采样保持电路10和第二采样保持电路20的第一输入端CLK_P和第二输入端CLK_N的输入信号也会改变。因此，整个锁相环电路状态不断变化直到信号频率稳定。当锁相环信号频率稳定时，第一采样保持电路10和第二采样保持电路20中的第一参考采样信号Vin_ref_p与第一控制信号Vin_ctr_1同频、第二参考采样信号Vin_ref_n与第二控制信号Vin_ctr_2同频，则亚采样鉴相器1的输出电压就会稳定为零，压控振荡器3工作状态也不变了，从而锁相环频率稳定。

[0106] 为了说明本实施例中亚采样鉴相器1的效果，在上述锁相环电路基础上进行了验证，其中，对比锁相环电路来自“Kuo Chunyi,Chang Jungyu,Liu Shenluan.A spur-reductiontechnique for a 5-GHz frequency synthesizer[J].IEEE Transactions on Circuits and Systems I:Regular Papers,2006,53(3):526-533”文献，本实施例中对比锁相环电路记为CPPLL，本申请锁相环电路记为SSPLL，则SSPLL和CPPLL的性能对比结果如表1所示。

[0107] 表1SSPLL和CPPLL输出频率和相位噪声对比结果

[0108]锁相环结构 输出频率 相位噪声
CPPLL 5GHz -79dBc/Hz@10KHz
SSPLL 18GHz -101dBc/Hz@10KHz

[0109] 由表1可见，在相同实验条件下，与典型的CPPLL的性能进行对比，本实施例SSPLL在输出频率高于CPPLL输出频率的情况下，SSPLL的相位噪声仍比CPPLL的相位噪声低22dBc，可见，本申请提供的锁相环结构确实有更低的相位噪声，更好的性能。

[0110] 请参见图8，图8是本发明实施例提供的一种锁相环的性能示意图。图8中，横坐标表示信号频率，纵坐标表示相位噪声，图8中4条线分别是本实施例亚采样鉴相器1、分频器4、压控振荡器3、CPPLL输出的相位噪声情况，其中，PNoutref为亚采样鉴相器1输出的相位噪声，PNoutdiv为分频器4输出的相位噪声，PNoutvco为压控振荡器3输出的相位噪声，PNout为SSPLL输出的相位噪声，可见，因为本实施例中SSPLL在各个电路中相位噪声PNoutref、PNoutdiv、PNoutvco设计控制均比较低，所以本申请SSPLL PNout的相位噪声始终保持在-101dBc以下，信号频率偏移在1MHz到10MHz的范围内时，PNout的相位噪声稳定在-120dBc左右。本申请提供的锁相环结构SSPLL有低的相位噪声，好的性能。

[0111] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。