用于时间上稳定的保守形态抗混叠的装置和方法

摘要

一种用于时间上稳定的保守形态抗混叠的装置和方法。例如，方法的一个实施例包括：在图形处理装置中渲染当前帧，所述当前帧包括颜色分量和深度分量；检测经渲染的帧内的边缘，以生成第一组边缘候选和第二组边缘候选；使用所述第一组边缘候选执行空间抗混叠；以及使用所述第二组边缘候选执行时间抗混叠。

权利要求

1.一种方法，包括：

在图形处理装置中渲染当前帧，所述当前帧包括颜色分量和深度分量；

检测经渲染的帧内的边缘，以生成第一组边缘候选和第二组边缘候选；

使用所述第一组边缘候选执行空间抗混叠；以及使用所述第二组边缘候选执行时间抗混叠。

2.如权利要求1所述的方法，其特征在于，执行空间抗混叠包括：对所述第一组边缘候选的第一子集执行第一边缘候选处理，所述第一子集不包括Z形边缘；以及对所述第一组边缘候选的第二子集执行第二边缘候选处理，所述第二子集包括Z形边缘。

3.如权利要求1所述的方法，进一步包括：使用来自所述第一和第二边缘候选处理的结果更新所述经渲染的帧。

4.如权利要求1所述的方法，其特征在于，执行时间抗混叠包括：使用所述深度分量、所述第二组边缘候选以及先前帧来生成最终图像帧，所述最终图像帧在空间和时间上都是抗混叠的。

5.如权利要求4所述的方法，其特征在于，利用所述当前帧的视图和投影矩阵对来自所述先前帧的纹理坐标重新投影，以生成重新投影的纹理。

6.如权利要求5所述的方法，进一步包括：使用双三次采样利用重新投影的纹理坐标对所述先前帧的像素进行采样。

7.如权利要求6所述的方法，其特征在于，利用针对双三次滤波器的五抽头近似执行所述双三次采样。

8.一种图形处理装置，包括：

帧缓冲器，用于在图形处理装置中存储当前帧，所述当前帧包括颜色分量和深度分量；

边缘检测电路，用于检测经渲染的帧内的边缘，以生成第一组边缘候选和第二组边缘候选；

空间抗混叠电路，用于使用所述第一组边缘候选来执行空间抗混叠；以及时间抗混叠电路，用于使用所述第二组边缘候选来执行时间抗混叠。

9.如权利要求8所述的图形处理装置，其特征在于，所述边缘检测电路进一步包括：第一边缘处理电路，用于对所述第一组边缘候选的第一子集执行第一边缘候选处理，所述第一子集不包括Z形边缘；以及第二边缘处理电路，用于对所述第一组边缘候选的第二子集执行第二边缘候选处理，所述第二子集包括Z形边缘。

10.如权利要求8所述的图形处理装置，其特征在于，使用来自所述第一和第二边缘候选处理的结果来更新所述当前帧。

11.如权利要求8所述的图形处理装置，其特征在于，所述时间抗混叠电路用于使用所述深度分量、所述第二组边缘候选以及先前帧来生成最终图像帧，所述最终图像帧在空间和时间上都是抗混叠的。

12.如权利要求11所述的图形处理装置，其特征在于，所述时间抗混叠电路进一步包括：重投影电路，用于利用所述当前帧的视图和投影矩阵对来自所述先前帧的纹理坐标重新投影，以生成重新投影的纹理。

13.如权利要求11所述的图形处理装置，其特征在于，所述时间抗混叠电路进一步包括：采样电路，用于使用双三次采样利用重新投影的纹理坐标对所述先前帧的像素进行采样。

14.如权利要求13所述的图形处理装置，进一步包括：双三次滤波器，用于执行所述双三次采样。

15.如权利要求14所述的图形处理设备，其特征在于，所述双三次滤波器被配置成生成针对理想双三次滤波器的五抽头近似。

16.一种机器可读介质，具有存储于其上的程序代码，当由机器执行所述程序代码时，所述程序代码使所述机器执行以下操作：在图形处理装置中渲染当前帧，所述当前帧包括颜色分量和深度分量；

检测经渲染的帧内的边缘，以生成第一组边缘候选和第二组边缘候选；

使用所述第一组边缘候选执行空间抗混叠；以及使用所述第二组边缘候选执行时间抗混叠。

17.如权利要求16所述的机器可读介质，其特征在于，执行空间抗混叠包括：对所述第一组边缘候选的第一子集执行第一边缘候选处理，所述第一子集不包括Z形边缘；以及对所述第一组边缘候选的第二子集执行第二边缘候选处理，所述第二子集包括Z形边缘。

18.如权利要求16所述的机器可读介质，进一步包括使所述机器执行以下操作的程序代码：使用来自所述第一和第二边缘候选处理的结果更新所述经渲染的帧。

19.如权利要求16所述的机器可读介质，其特征在于，执行时间抗混叠包括：使用所述深度分量、所述第二组边缘候选以及先前帧来生成最终图像帧，所述最终图像帧在空间和时间上都是抗混叠的。

20.如权利要求19所述的机器可读介质，其特征在于，利用所述当前帧的视图和投影矩阵对来自所述先前帧的纹理坐标重新投影，以生成重新投影的纹理。

21.如权利要求20所述的机器可读介质，进一步包括：使用双三次采样利用重新投影的纹理坐标对所述先前帧的像素进行采样。

22.如权利要求21所述的机器可读介质，其特征在于，利用针对双三次滤波器的五抽头近似执行所述双三次采样。

说明书

用于时间上稳定的保守形态抗混叠的装置和方法

背景技术

技术领域

[0001] 本发明总体涉及图形处理器的领域。更具体地，本发明涉及用于时间上稳定的保守形态抗混叠(anti-aliasing)的装置和方法。相关技术描述

[0002] 计算机图形中的抗混叠(AA)是指用于克服经渲染图像中的混叠伪像的一组技术，混叠伪像是在以较低分辨率表示高分辨率图像时的副作用(例如，作为光栅化或采样的结果)。对于虚拟现实(VR)应用，AA更为关键，因为显示器更接近眼睛，使得伪像更加明显。时间稳定性成为提供可接受的用户体验的重要特征。

附图说明

[0003] 结合以下附图，从以下具体描述可获得对本发明更好的理解，其中：

[0004] 图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

[0005] 图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器；

[0006] 图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元，或者可以是与多个处理核集成的图形处理器；

[0007] 图4是用于图形处理器的图形处理引擎的实施例的框图；

[0008] 图5是图形处理器的另一实施例的框图；

[0009] 图6是包括处理元件的阵列的线程执行逻辑的框图；

[0010] 图7示出了根据实施例的图形处理器执行单元指令格式；

[0011] 图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线；

[0012] 图9A是示出根据实施例的图形处理器命令格式的框图；

[0013] 图9B是示出根据实施例的图形处理器命令序列的框图；

[0014] 图10示出了根据实施例的用于数据处理系统的示例性图形软件架构；

[0015] 图11示出了根据实施例的可用于制造集成电路以执行操作的示例性IP核开发系统；

[0016] 图12示出了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路；

[0017] 图13示出了可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器；

[0018] 图14示出了可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器；

[0019] 图15是示出被配置成用于实现本文中所描述的实施例的一个或多个方面的计算机系统的框图；

[0020] 图16A-16D示出了根据实施例的并行处理器部件；

[0021] 图17A-17B是根据实施例的图形多处理器的框图；

[0022] 图18A-18F示出了其中多个GPU被通信地耦合至多个多核处理器的示例性架构；

[0023] 图19示出了根据实施例的图形处理流水线；

[0024] 图20A-20B示出了本发明的用于时间上稳定的保守形态抗混叠的实施例；

[0025] 图21示出了包括Z形、L形以及U形的不同边缘形状的示例；以及

[0026] 图22示出了不同形式的抗混叠之间的质量比较。

具体实施方式

[0027] 在下面的描述中，出于解释的目的，阐述了众多具体细节以便提供对下文所描述的本发明的实施例的透彻理解。然而，对本领域技术人员将显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明的实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明的实施例的基本原理变得模糊。示例性图形处理器架构和数据类型
系统概述

[0028] 图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

[0029] 系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

[0030] 在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

[0031] 在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

[0032] 在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，所述示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

[0033] 存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116也与任选的外部图形处理器112耦合，所述任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

[0034] 在一些实施例中，ICH 30启动外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的旧式传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备(诸如，键盘和鼠标144的组合)。网络控制器134还可与ICH 130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示的系统100是示例性的而非限制性的，因为也可以使用不同方式配置的其他类型的数据处理系统。例如，I/O控制器总线130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立外部图形处理器中，例如外部图形处理器112。

[0035] 图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

[0036] 内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

[0037] 在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

[0038] 在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

[0039] 在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

[0040] 在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

[0041] 示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

[0042] 在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器
200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

[0043] 图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

[0044] 在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

[0045] 在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

[0046] 在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE 
310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

[0047] 在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

[0048] 在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统
315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
图形处理引擎

[0049] 图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。

[0050] 在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。

[0051] 在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

[0052] 在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

[0053] 由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

[0054] 在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

[0055] 图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

[0056] 图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

[0057] 在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元(包括其他图形处理器或一个或多个通用处理器核)。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

[0058] 在一些实施例中，图形处理器500经由环形互连502接收批量的命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自都生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

[0059] 在一些实施例中，图形处理器500包括可缩放线程执行资源，所述可缩放线程执行单元特征为模块化核580A-580N(有时称为核片(core slice))，每一个模块化核都具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核580A至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核的集合550A-550N以及第二子核的集合560A-560N。第一子核的集合550A-550N中的每一个子核都至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核的集合560A-560N中的每一个子核都至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每一个子核550A-550N、560A-560N都共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。
执行单元

[0060] 图6示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

[0061] 在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D、至608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至所述部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是独立的可编程通用计算单元，它能够并行地执行多个同时的硬件线程，同时为每一个线程处理多个数据元素。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。

[0062] 在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何着色器分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

[0063] 在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元
608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

[0064] 执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

[0065] 执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

[0066] 一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

[0067] 在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

[0068] 在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

[0069] 图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

[0070] 在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

[0071] 针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

[0072] 一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1 722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

[0073] 在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

[0074] 在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

[0075] 在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

[0076] 在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。
向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线

[0077] 图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

[0078] 在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

[0079] 在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

[0080] 在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A-852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

[0081] 在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

[0082] 在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A-852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

[0083] 在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

[0084] 图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A-852B和相关联的(多个)高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存
858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。

[0085] 在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

[0086] 在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

[0087] 在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

[0088] 在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。图形流水线编程

[0089] 图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小
908。

[0090] 在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

[0091] 图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

[0092] 在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

[0093] 在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

[0094] 在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

[0095] 在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

[0096] 命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

[0097] 用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

[0098] 在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

[0099] 在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

[0100] 在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

[0101] 在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组用于配置媒体流水线状态940的命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

[0102] 在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

[0103] 图形软件架构

[0104] 图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

[0105] 在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

[0106] 在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

[0107] 在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。IP核实现

[0108] 至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

[0109] 图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

[0110] 可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。示例性芯片上系统集成电路

[0111] 图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

[0112] 图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，处理器)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/
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IC控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器
1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

[0113] 图13是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如1315A、1315B、1315C、1315D、到1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

[0114] 图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于图形处理器1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

[0115] 图14是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。

[0116] 图形处理器1410包括一个或多个着色器核1415A-1415N(例如1415A、1415B、1415C、1415D、1415E、1415F到1315N-1和1315N))，该一个或多个着色器核1415A-1415N提供统一着色器核架构，其中单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器的着色器程序代码、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如，以此来利用场景内的局部空间一致性，或以此来优化内部高速缓存的使用。
示例性图形微架构

[0117] 在一些实施例中，图形处理单元(GPU)被可通信地耦合到主机/处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)被可通信地耦合到主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连(即，在封装或芯片的内部)被可通信地耦合到核。不管GPU被连接的方式，处理器核可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU随后使用专用电路/逻辑以用于高效地处理这些命令/指令。

[0118] 在以下描述中，阐述了很多特定细节来提供更全面的理解。然而，将对本领域技术人员显而易见的是，没有这些特定细节中的一个或多个，也可实践本文中所描述的实施例。在其他实例中，未描述公知的特征以避免使本实施例的细节变得模糊。
系统概述

[0119] 图15是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统1500的框图。计算系统1500包括处理子系统1501，所述处理子系统具有一个或多个处理器
1502和系统存储器1504，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢1505。存储器中枢1505可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器1502内。存储器中枢1505经由通信链路1506与I/O子系统1511耦合。I/O子系统1511包括I/O中枢1507，所述I/O中枢可以使得计算系统1500能够从一个或多个输入设备1508接收输入。另外，I/O中枢1507可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器1502中)能够向一个或多个显示设备1510A提供输出。在一个实施例中，与I/O中枢1507耦合的一个或多个显示设备1510A可以包括本地显示设备、内部显示设备或嵌入式显示设备。

[0120] 在一个实施例中，处理子系统1501包括一个或多个并行处理器1512，所述一个或多个并行处理器经由总线或其他通信链路1513耦合至存储器中枢1505。通信链路1513可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器1512形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器1512形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢1507耦合的一个或多个显示设备1510A中的一个输出像素。一个或多个并行处理器1512还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示设备1510B的直接连接。

[0121] 在I/O子系统1511内，系统存储单元1514可以连接至I/O中枢1507来为计算系统1500提供存储机制。I/O开关1516可以用于提供接口机制以实现I/O中枢1507和可以集成到平台中的其他部件诸如网络适配器1518和/或无线网络适配器1519以及可以经由一个或多个插入式设备1520添加的各种其他设备之间的连接。网络适配器1518可以是以太网适配器或另一种有线网络适配器。无线网络适配器1519可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线电装置的其他网络设备中的一个或多个。

[0122] 计算系统1500可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢1507。图15中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。

[0123] 在一个实施例中，一个或多个并行处理器1512并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元(GPU)。在另一个实施例中，一个或多个并行处理器1512并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统1500的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器1512、存储器中枢1505、(多个)处理器1502和I/O中枢1507可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统1500的各部件可以集成到单个封装中以形成封装中系统(SIP)配置。在其他实施例中，计算系统1500的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。

[0124] 应当理解，本文所示的计算系统1500是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个)处理器1502的数量和(多个)并行处理器1512的数量。例如，在一些实施例中，系统存储器1504直接而不是通过桥连接至(多个)处理器1502，而其他设备经由存储器中枢1505和(多个)处理器1502与系统存储器1504进行通信。在其他替代性拓扑中，(多个)并行处理器1512连接至I/O中枢1507或直接连接至一个或多个处理器1502中的一个，而不是连接至存储器中枢1505。在其他实施例中，I/O中枢1507和存储器中枢1505可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器1502的两个或更多个组，这两个或更多个组可以与(多个)并行处理器1512的两个或更多个实例耦合。

[0125] 本文示出的一些特定部件是可选的并且可能不被包括在计算系统1500的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图15所示类似的部件。例如，在一些架构中，存储器中枢1505可以被称为北桥，而I/O中枢1507可以被称为南桥。

[0126] 图16A展示了根据实施例的并行处理器1600。并行处理器1600的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行处理器1600是图15所示的一个或多个并行处理器1512的变体。

[0127] 在一个实施例中，并行处理器1600包括并行处理单元1602。所述并行处理单元包括I/O单元1604，所述I/O单元实现与其他设备包括并行处理单元1602的其他实例的通信。I/O单元1604可以直接连接至其他设备。在一个实施例中，I/O单元1604经由诸如存储器中枢1505的中枢或开关接口的使用来与其他设备连接。存储器中枢1505与I/O单元1604之间的连接形成通信链路1513。在并行处理单元1602内，I/O单元1604与主机接口1606和存储器交叉开关1616连接，其中主机接口1606接收涉及执行处理操作的命令，并且存储器交叉开关1616接收涉及执行存储器操作的命令。

[0128] 当主机接口1606经由I/O单元1604接收命令缓冲器时，主机接口1606可以将用于执行那些命令的工作操作引导至前端1608。在一个实施例中，前端1608与调度器1610耦合，所述调度器被配置成将命令或其它工作项目分配给处理集群阵列1612。在一个实施例中，调度器1610确保在将任务分配给处理集群阵列1612中的处理集群之前，处理集群阵列1612正在被正确地配置并且处于有效状态。在一个实施例中，经由在微控制器上执行的固件逻辑来实现调度器1610。微控制器实现的调度器1610可配置成在粗粒度和细粒度下执行复杂的调度和工作分配操作，从而能够实现对在处理阵列1612上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃机制中的一者来证实用于在处理阵列1612上调度的工作负荷。这些工作负荷随后可以由调度器微控制器内的调度器1612逻辑遍及处理阵列1610地自动地分发。

[0129] 处理集群阵列1612可以包括多达“N”个处理集群(例如，集群1614A，集群1614B，一直到集群1614N)。处理集群阵列1612的每个集群1614A至1614N均可执行大量并发线程。调度器1610可以使用各种调度和/或工作分发算法来向处理集群阵列1612的集群1614A至1614N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器1610动态地处置，或者可以在编译被配置成由处理集群阵列1612执行的程序逻辑的过程中由编译器逻辑部分地协助。在一个实施例中，处理集群阵列1612的不同集群
1614A至1614N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

[0130] 处理集群阵列1612可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列1612被配置成执行通用并行计算操作。例如，处理集群阵列1612可以包括用于执行处理任务包括视频和/或音频数据的过滤，执行建模操作包括物理操作，以及执行数据变换的逻辑。

[0131] 在一个实施例中，处理集群阵列1612被配置成执行并行图形处理操作。在其中并行处理器1600被配置成执行图形处理操作的实施例中，处理集群阵列1612可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列1612可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元1602可以经由I/O单元1604从系统存储器传递数据以进行处理。在处理期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器存储器1622)，然后写回到系统存储器。

[0132] 在一个实施例中，当并行处理单元1602用于执行图形处理时，调度器1610可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列1612的多个集群1614A至1614N。在一些实施例中，处理集群阵列1612的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群1614A至1614N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群1614A至1614N之间传输以用于进一步处理。

[0133] 在操作期间，处理集群阵列1612可以接收将经由调度器1610执行的处理任务，所述调度器从前端1608接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器1610可以被配置成获取对应于任务的索引或者可以从前端1608接收索引。前端1608可以被配置成确保处理集群阵列1612在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。

[0134] 并行处理单元1602的一个或多个实例中的每一个均可与并行处理器存储器1622耦合。并行处理器存储器1622可以经由存储器交叉开关1616来访问，所述存储器交叉开关可以从处理集群阵列1612以及I/O单元1604接收存储器请求。存储器交叉开关1616可以经由存储器接口1618访问并行处理器存储器1622。存储器接口1618可以包括多个分区单元(例如，分区单元1620A，分区单元1620B，一直到分区单元1620N)，这些分区单元可以各自耦合至并行处理器存储器1622的一部分(例如，存储器单元)。在一个实现中，分区单元1620A至1620N的数量被配置成等于存储器单元的数量，使得第一分区单元1620A具有对应的第一存储器单元1624A，第二分区单元1620B具有对应的存储器单元1624B，以及第N分区单元1620N具有对应的第N存储器单元1624N。在其他实施例中，分区单元1620A至1620N的数量可能不等于存储器设备的数量。

[0135] 在各种实施例中，存储器单元1624A至1624N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元1624A至1624N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元1624A至1624N的具体实现可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元1624A至1624N上，从而允许分区单元1620A至1620N并行地写入每个渲染目标的各部分，以高效使用并行处理器存储器1622的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器1622的本地实例排除在外。

[0136] 在一个实施例中，处理集群阵列1612的集群1614A至1614N中的任一个可以处理将写入并行处理器存储器1622内的存储器单元1624A至1624N中的任一个的数据。存储器交叉开关1616可以被配置成将每个集群1614A至1614N的输出传递到任何分区单元1620A至1620N或另一个集群1614A至1614N，这可以对所述输出执行附加处理操作。每个集群1614A至1614N均可通过存储器交叉开关1616与存储器接口1618进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关1616可连接至存储器接口
1618以与I/O单元1604通信，并且可连接至并行处理器存储器1622的本地实例，从而使得不同处理集群1614A至1614N内的处理单元能够与系统存储器或对于并行处理单元1602并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关1616可以使用虚拟信道来分离集群1614A至1614N与分区单元1620A至1620N之间的业务流。

[0137] 虽然并行处理单元1602的单个实例展示为在并行处理器1600内，但并行处理单元1602的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元1602的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元1602的不同实例也可以被配置成交互操作。例如并且在一个实施例中，并行处理单元1602的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元1602或并行处理器1600的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

[0138] 图16B是根据实施例的分区系统1620的框图。在一个实施例中，分区系统1620是图16A的分区单元1620A至1620N中的一个的实例。如图所示，分区单元1620包括L2高速缓存
1621、帧缓冲器接口1625和ROP 1626(光栅操作单元)。L2高速缓存1621是被配置成执行从存储器交叉开关1616和ROP 1626所接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存1621向帧缓冲器接口1625输出读未命中和紧急回写请求以进行处理。也可以经由帧缓冲器接口1625向帧缓冲器发送更新以用于处理。在一个实施例中，帧缓冲器接口1625与并行处理器存储器中的存储器单元中的一个诸如图16的存储器单元1624A至1624N(例如，在并行处理器存储器1622内)交互。

[0139] 在图形应用中，ROP 1626是执行光栅操作(诸如，模板印制(stencil)、z测试、混合等等)的处理单元。ROP 1626随后输出经处理的图形数据，所述经处理的图形数据被存储在图形存储器中。在一些实施例中，ROP 1626包括压缩逻辑，所述压缩逻辑用于压缩被写入至存储器的深度或颜色数据，并解压缩从存储器读取的深度或颜色数据。压缩逻辑可以是利用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP 1626执行的压缩的类型可以基于待压缩的数据的统计特性而变化。例如，在一个实施例中，逐图块地对深度和颜色数据执行Δ色彩压缩。

[0140] 在一些实施例中，ROP 1626被包括在每个处理集群(例如，图16的集群1614A至1614N)内而不是分区单元1620内。在这个实施例中，通过存储器交叉开关1616而不是像素片段数据来传输对像素数据的读取和写入请求。经处理图形数据可以显示在显示设备诸如图15的一个或多个显示设备1510中的一个上，由(多个)处理器1502路由以用于进一步处理，或者由图16A的并行处理器1600内的处理实体中的一个路由以用于进一步处理。

[0141] 图16C是根据实施例的并行处理单元内的处理集群1614的框图。在一个实施例中，处理集群是图16的处理集群1614A至1614N中的一个的实例。处理集群1614可以被配置成并行地执行多个线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。

[0142] 处理集群1614的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器1632来控制。流水线管理器1632从图16的调度器1610接收指令并且经由图形多处理器1634和/或纹理单元1636来管理那些指令的执行。所展示的图形多处理器1634是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群
1614内。图形多处理器1634的一个或多个实例可以被包括在处理集群1614内。图形多处理器1634可以处理数据，并且数据交叉开关1640可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器1632可以通过为将经由数据交叉开关1640分发的数据指定目的地来促进经处理数据的分发。

[0143] 处理集群1614内的每个图形多处理器1634均可包括相同的功能执行逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。功能执行逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。

[0144] 传输到处理集群1614的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器1634内的不同处理引擎。线程组可以包括比图形多处理器1634内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器1634内的处理引擎的数量更多的线程。当线程组包括比图形多处理器1634内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器1634上同时执行多个线程组。

[0145] 在一个实施例中，图形多处理器1634包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器1634可以放弃内部高速缓存而是在处理集群1614内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器1634还可以访问在所有处理集群1614之间共享的分区单元(例如，图16的分区单元1620A至1620N)内的L2高速缓存，并且可以用于在线程之间传递数据。图形多处理器1634还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。
并行处理单元1602外部的任何存储器可以用作全局存储器。其中处理集群1614包括图形多处理器1634的多个实例的实施例可以共享可以在L1高速缓存1708中存储的公共指令和数据。

[0146] 每个处理集群1614均可包括被配置成将虚拟地址映射到物理地址的MMU 1645(存储器管理单元)。在其他实施例中，MMU 1645中的一个或多个实例可以驻留在图16的存储器接口1618内。MMU 1645包括用于将虚拟地址映射到图块(tile)的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU 1645可以包括可以驻留在图形多处理器1634或L1高速缓存或处理集群1614内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

[0147] 在图形和计算应用中，处理集群1614可以被配置成使得每个图形多处理器1634均耦合至纹理单元1636以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出)或者在一些实施例中从图形多处理器1634内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器1634向数据交叉开关1640输出经处理任务以向另一个处理集群1614提供经处理任务以用于进一步处理或经由存储器交叉开关1616在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP1642(预先光栅操作单元)被配置成从图形多处理器1634接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图16的分区单元1620A至1620N)定位。preROP 1642单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。

[0148] 应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器1634、纹理单元1636、preROP 1642等任意数量的处理单元可以被包括在处理集群1614内。此外，虽然仅示出一个处理集群1614，但如本文所述的并行处理单元可以包括处理集群1614的任意数量的实例。在一个实施例中，每个处理集群1614均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群1614而操作。

[0149] 图16D示出了根据一个实施例的图形多处理器1634。在这样的实施例中，图形多处理器1634与处理集群1614的流水线管理器1632耦合。图形多处理器1634具有执行流水线，所述执行流水线包括但不限于指令高速缓存1652、指令单元1654、地址映射单元1656、寄存器堆1658、一个或多个通用图形处理单元(GPGPU)核1662和一个或多个加载/存储单元1666。GPGPU核1662和加载/存储单元1666经由存储器和高速缓存互连1668与高速缓存存储器1672和共享存储器1670耦合。

[0150] 在一个实施例中，指令高速缓存1652从流水线管理器1632接收要执行的指令流。将这些指令高速缓存在指令高速缓存1652中并分派用于由指令单元1654执行。指令单元
1654可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核
1662内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元1656可以用于将统一地址空间中的地址转换成可由加载/存储单元1666访问的不同存储器地址。

[0151] 寄存器堆1658为图形多处理器1724的功能单元提供一组寄存器。寄存器堆1658为连接至图形多处理器1724的功能单元(例如，GPGPU核1662、加载/存储单元1666)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆1658在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件1658的专用部分。在一个实施例中，寄存器堆1658在正由图形多处理器1724执行的不同经线之间进行划分。

[0152] GPGPU核1662可以各自包括用于执行图形多处理器1724的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核1662的架构可以类似，也可以不同。例如，在一个实施例中，GPGPU核1662的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器1724还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。

[0153] 在一个实施例中，GPGPU核1662包括能够对多组数据执行单指令的SIMD逻辑。在一个实施例中，GPGPU核1662可以物理地执行SIMD4、SIMD8和SIMD16指令，并且逻辑地执行SIMD1、SIMD2和SIMD32指令。针对GPGPU核的SIMD指令可以由着色器编译器在编译时间生成，或在执行针对单程序多数据(SPMD)或SIMT架构而写并且被编译的程序时自动地生成。可以经由单个SIMD指令来执行被配置成用于SIMT执行模型的程序的多个线程。例如且在一个实施例中，可以经由单个SIMD8逻辑单元来并行执行八个SIMT线程，这八个SIMT线程执行相同或类似的操作。

[0154] 存储器和高速缓存互连1668是互连网络，所述互连网络将图形多处理器1724的功能单元中的每一个连接至寄存器堆1658和共享存储器1670。在一个实施例中，存储器和高速缓存互连1668是允许加载/存储单元1666在共享存储器1670与寄存器堆1658之间实现加载和存储操作的交叉开关互连。寄存器堆1658可以以与GPGPU核1662相同的频率操作，因此GPGPU核1662与寄存器堆1658之间的数据传递具有非常低的等待时间。共享存储器1670可以用于实现在图形多处理器1634内的功能单元上执行的线程之间的通信。例如，高速缓存存储器1672可以用作数据高速缓存，以高速缓存在功能单元与纹理单元1636之间通信的纹理数据。共享存储器1670也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器1672内存储的经自动高速缓存的数据之外，在GPGPU核1662上执行的线程还可以在共享存储器内以编程方式存储数据。

[0155] 图17A至图17B示出了根据实施例的附加图形多处理器。所展示的图形多处理器1725、1750是图16C的图形多处理器1634的变体。所展示的图形多处理器1725、1750可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。

[0156] 图17A展示了根据附加实施例的图形多处理器1725。图形多处理器1725包括相对于图16D的图形多处理器1634的执行资源单元的多个附加实例。例如，图形多处理器1725可以包括指令单元1732A至1732B、寄存器堆1734A至1734B和(多个)纹理单元1744A至1744B的多个实例。图形多处理器1725还包括多组图形或计算执行单元(例如，GPGPU核1736A至1736B、GPGPU核1737A至1737B、GPGPU核1738A至1738B)和多组加载/存储单元1740A至
1740B。在一个实施例中，执行资源单元具有公共指令高速缓存1730、纹理和/或数据高速缓存存储器1742和共享存储器1746。

[0157] 各种部件可以经由互连结构(interconnect fabric)1727进行通信。在一个实施例中，互连结构1727包括一个或多个交叉开关以实现在图形多处理器1725的各部件之间的通信。在一个实施例中，互连结构1727是单独的、高速网络结构层，图形多处理器1725的每个部件堆叠在该网络结构层上。图形多处理器1725的部件经由互连结构1727与远程部件通信。例如，GPGPU核1736A-1736B、1737A-1737B以及1737A-1738B可以各自经由互连结构1727与共享存储器1746通信。互连结构1727可以仲裁图形多处理器1725内的通信，以确保部件之间公平的带宽分配。

[0158] 图17B展示了根据附加实施例的图形多处理器1750。如图16D和图17A所示，图形处理器包括多组执行资源1756A至1756D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源1756A至1756D可以与(多个)纹理单元1760A至1760D一起工作以进行纹理操作，同时共享指令高速缓存1754和共享存储器1762。在一个实施例中，执行资源1756A至1756D可以共享指令高速缓存1754和共享存储器1762以及纹理和/或数据高速缓存存储器1758A至1758B的多个实例。各种部件可以经由与图17A的互连结构1727类似的互连结构1752进行通信。

[0159] 本领域的技术人员将理解，图15、图16A至图16D和图17A至图17B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核CPU；一个或多个并行处理单元诸如图16的并行处理单元1602；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。

[0160] 在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。用于GPU到主机处理器互连的技术

[0161] 图18A展示了其中多个GPU 1810至1813通过高速链路1840至1843(例如，总线、点对点互连等)通信地耦合至多个多核处理器1805至1806的示例性架构。在一个实施例中，高速链路1840至1843支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

[0162] 此外，在一个实施例中，GPU 1810至1813中的两个或更多个通过高速链路1844至1845互连，这可以使用与用于高速链路1840至1843的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器1805至1806中的两个或更多个可以通过高速链路1833连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。
可替代地，图18A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

[0163] 在一个实施例中，每个多核处理器1805至1806分别经由存储器互连1830至1831通信地耦合至处理器存储器1801至1802，并且每个GPU 1810至1813分别通过GPU存储器互连1850至1853通信地耦合至GPU存储器1820至1823。存储器互连1830至1831和1850至1853可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器1801至
1802和GPU存储器1820至1823可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。

[0164] 如下所述，尽管各种处理器1805至1806和GPU 1810至1813均可分别物理地耦合至特定存储器1801至1802、1820至1823，但可以实现统一存储器架构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器1801至1802可以各自包括64GB的系统存储器地址空间，并且GPU存储器1820至1823可以各自包括32GB的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。

[0165] 图18B展示了根据一个实施例的多核处理器1807与图形加速模块1846之间的互连的附加细节。图形加速模块1846可以包括集成在经由高速链路1840耦合至处理器1807的线卡上的一个或多个GPU芯片。可替代地，图形加速模块1846可以与处理器1807一样集成在相同的封装或芯片上。

[0166] 所展示的处理器1807包括多个核1860A至1860D，这些核各自具有转换后备缓冲器1861A至1861D和一个或多个高速缓存1862A至1862D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存1862A至1862D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存1826可以被包括在高速缓存层级结构中并由各组核1860A至1860D共享。例如，处理器1807的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器1807和图形加速器集成模块
1846与系统存储器1841连接，所述系统存储器可以包括处理器存储器1801至1802。

[0167] 通过一致性总线1864经由核间通信来为各种高速缓存1862A至1862D、1856和系统存储器1841中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线1864进行通信。在一个实现中，通过一致性总线1864实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。

[0168] 在一个实施例中，代理电路1825将图形加速模块1846通信地耦合至一致性总线1864，从而允许图形加速模块1846作为核的对等体参与缓存一致性协议。具体地讲，接口
1835通过高速链路1840(例如，PCIe总线、NVLink等)向代理电路1825提供连接性，并且接口
1837将图形加速模块1846连接至链路1840。

[0169] 在一个实现中，加速器集成电路1836代表图形加速模块1846的多个图形处理引擎1831、1832、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎
1831、1832、N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎1831、
1832、N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎1831、1832、N的GPU，或图形处理引擎1831至1832、N可以是集成在公共包、线卡或芯片上的单独GPU。

[0170] 在一个实施例中，加速器集成电路1836包括存储器管理单元(MMU)1839，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器1841的存储器访问协议。MMU 1839还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实现中，高速缓存1838存储用于由图形处理引擎1831至1832、N高效访问的命令和数据。在一个实施例中，使高速缓存1838和图形存储器1833至1834、N中存储的数据与核高速缓存1862A至1862D、1856和系统存储器1811保持一致。如所提及的，这可以经由代理电路1825来完成，所述代理电路代表高速缓存1838和存储器1833至1834、N参与高速缓存一致性机制(例如，向高速缓存1838发送与处理器高速缓存1862A至1862D、1856上的高速缓存行的修改/访问相关的更新并从高速缓存1838接收更新)。

[0171] 一组寄存器1845存储由图形处理引擎1831至1832、N执行的线程的上下文数据，并且上下文管理电路1848管理线程上下文。例如，上下文管理电路1848可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路1848可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路1847接收并处理从系统设备所接收的中断。

[0172] 在一个实现中，由MMU 1839将来自图形处理引擎1831的虚拟/有效地址转换为系统存储器1811中的实际/物理地址。加速器集成电路1836的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块1846和/或其他加速器设备。图形加速器模块1846可以专用于在处理器1807上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中图形处理引擎1831至1832、N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。

[0173] 因此，加速器集成电路充当图形加速模块1846的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路1836可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

[0174] 由于图形处理引擎1831至1832、N的硬件资源显式地地映射到由主机处理器1807看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路1836的一个功能是图形处理引擎1831至1832、N的物理分离，使得它们作为独立单元出现在系统上。

[0175] 如所提及的，在所展示的实施例中，一个或多个图形存储器1833至1834、M分别耦合至图形处理引擎1831至1832、N中的每一个。图形存储器1833至1834、M存储正由图形处理引擎1831至1832、N中的每一个处理的指令和数据。图形存储器1833至1834，M可以是诸如DRAM(包括堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。

[0176] 在一个实施例中，为了减少链路1840上的数据流量，使用偏置技术来确保图形存储器1833至1834、M中存储的数据是图形处理引擎1831至1832、N最频繁使用，并且核1860A至1860D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎1831至1832、N)所需的数据保持在核和系统存储器1811的高速缓存1862A至1862D、1856内。

[0177] 图18C展示了其中加速器集成电路1836集成在处理器1807内的另一个实施例。在这个实施例中，图形处理引擎1831至1832、N经由接口1837和接口1835来直接通过高速链路1840与加速器集成电路1836进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路1836可以执行与关于图18B所描述的操作相同的操作，但考虑到其与一致性总线
1862和高速缓存1862A至1862D、1826紧密接近，可能以较高的吞吐量进行操作。

[0178] 一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路1836控制的编程模型和由图形加速模块1846控制的编程模型。

[0179] 在专用进程模型的一个实施例中，图形处理引擎1831至1832、N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎1831至1832、N，从而在VM/分区内提供虚拟化。

[0180] 在专用进程编程模型中，图形处理引擎1831至1832、N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎1831至1832、N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎1831至1832、N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎1831至
1832、N虚拟化以提供对每个进程或应用的访问。

[0181] 对于共享编程模型，图形加速模块1846或单独图形处理引擎1831至1832、N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器1811中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎1831至1832、N注册它的上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要素的偏移量。

[0182] 图18D展示了示例性加速器集成分片1890。如本文所用，“分片”包括加速器集成电路1836的处理资源的指定部分。系统存储器1811内的应用有效地址空间1882存储进程要素1883。在一个实施例中，进程要素1883响应于来自在处理器1807上执行的应用1880的GPU调用1881而被存储。进程要素1883包含相应应用1880的处理状态。进程要素1883中包含的工作描述符(WD)1884可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 1884是指向应用地址空间1882中的作业请求队列的指针。

[0183] 图形加速模块1846和/或单独图形处理引擎1831至1832、N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块1846发送WD 1884以在虚拟环境中开始作业的基础结构。

[0184] 在一个实现中，专用进程编程模型是特定于具体实施的。在这个模型中，单个进程拥有图形加速模块1846或单独的图形处理引擎1831。由于图形加速模块1846由单个进程拥有，因此管理程序初始化加速器集成电路1836以获得所属分区，并且操作系统在图形加速模块1846被分配时初始化加速器集成电路1836以获取所属进程。

[0185] 在操作中，加速器集成分片1890中的WD获取单元1891获取下一个WD 1884，所述WD包括将由图形加速模块1846的图形处理引擎之一进行的工作的指示。如图所示，来自WD 1884的数据可以被存储在寄存器1845中并由MMU 1839、中断管理电路1847和/或上下文管理电路1846使用。例如，MMU 1839的一个实施例包括用于访问OS虚拟地址空间1885内的段/页表1886的段/页步行(walk)电路。中断管理电路1847可以处理从图形加速模块1846所接收的中断事件1892。当执行图形操作时，由图形处理引擎1831至1832、N生成的有效地址
1893由MMU 1839转换为实际地址。

[0186] 在一个实施例中，针对每个图形处理引擎1831至1832、N和/或图形加速模块1846复制同一组寄存器1845，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片1890中。表1中示出了可以由管理程序初始化的示例性寄存器。表1-管理程序初始化寄存器
1 分片控制寄存器
2 实际地址(RA)调度进程区域指针
3 授权掩码覆盖(override)寄存器
4 中断向量表条目偏移
5 中断向量表条目极限
6 状态寄存器
7 逻辑分区ID
8 实际地址(RA)管理程序加速器利用记录指针
9 存储描述寄存器

[0187] 表2中示出了可以由操作系统初始化的示例性寄存器。表2-操作系统初始化寄存器
1 进程和线程标识
2 有效地址(EA)上下文保存/恢复指针
3 虚拟地址(RA)加速器利用记录指针
4 虚拟地址(RA)存储段表指针
5 授权掩码
6 工作描述符

[0188] 在一个实施例中，每个WD 1884均特定于特定图形加速模块1846和/或图形处理引擎1831至1832、N。所述WD包含图形处理引擎1831至1832、N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。

[0189] 图18E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表1899的管理程序实际地址空间1898。管理程序实际地址空间1898可经由管理程序1896来访问，所述管理程序将操作系统1895的图形加速模块引擎虚拟化。

[0190] 共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块1846。有两种编程模型，其中图形加速模块1846由多个进程和分区共享：时间分片共享和图形直接共享。

[0191] 在这个模型中，系统管理程序1896拥有图形加速模块1846并且使其功能对所有操作系统1895可用。为使图形加速模块1846支持系统管理程序1896的虚拟化，图形加速模块1846可遵守以下要求：1)应用作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块1846必须提供上下文保存和恢复机制。2)图形加速模块1846保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块1846提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块1846的公平性。

[0192] 在一个实施例中，对于共享模型，需要应用1880来利用图形加速模块1846类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统1895系统调用。图形加速模块1846类型描述了系统调用的目标加速功能。图形加速模块1846类型可以是特定于系统的值。所述WD专门针对图形加速模块1846来格式化，并且可以呈以下形式：图形加速模块1846命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块1846进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路1836和图形加速模块1846的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素1883之前，管理程序1896可以可选地应用当前授权掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间1882中供图形加速模块1846保存和恢复上下文状态的区域的有效地址的寄存器1845中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。

[0193] 在接收到系统调用时，操作系统1895可以验证应用1880已注册并被授权使用图形加速模块1846。操作系统1895然后利用表3中所示的信息来调用管理程序1896。表3-操作系统对管理程序的调用参数
1 工作描述符(WD)
2 授权掩码寄存器(AMR)值(可能已掩蔽)
3 有效地址(EA)上下文保存/恢复区域指针(CSRP)
4 进程ID(PID)和可选的线程ID(TID)
5 虚拟地址(VA)加速器利用记录指针(AURP)
6 存储段表指针(SSTP)的虚拟地址
7 逻辑中断服务号(LISN)

[0194] 在接收到管理程序调用时，管理程序1896可以验证操作系统1895已注册并被授权使用图形加速模块1846。管理程序1896然后将进程要素1883针对对应图形加速模块1846类型放入进程要素链表中。进程要素可以包含表4中所示的信息。表4-进程要素信息

[0195] 在一个实施例中，管理程序将多个加速器集成分片1890寄存器1849初始化。

[0196] 如图18F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器1801至1802和GPU存储器1820至1823的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 1810至1813上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器1801至1802，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器1801，将第二部分分配给第二处理器存储器
1802，将第三部分分配给GPU存储器1820，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器1801至1802和GPU存储器1820至1823中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。

[0197] 在一个实施例中，MMU 1839A至1839E中的一个或多个内的偏置/一致性管理电路1894A至1894E确保了主机处理器(例如，1805)与GPU1810至1813的高速缓存之间的高速缓存一致性，并且实现了指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图18F中展示了偏置/一致性管理电路1894A至1894E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器1805的MMU内和/或在加速器集成电路1836内实现。

[0198] 一个实施例允许将GPU附接的存储器1820至1823映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器1820至1823作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器1805软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器1820至1823的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 1810至1813看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。

[0199] 在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器1820至1823的被盗存储器范围内实现，在GPU 1810至1813中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。

[0200] 在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器1820至1823的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU 1810至1813的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器1820至1823。将来自GPU的在主机偏置中发现其页的本地请求转发给处理器1805(例如，如上所述通过高速链路)。在一个实施例中，来自处理器1805的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU 1810至1813。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。

[0201] 页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。

[0202] 一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器1805偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。

[0203] 在一个实施例中，通过暂时呈现主机处理器1805不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器1805可以请求来自GPU 1810的访问，GPU可以依据实现立即授权访问也可以不授权访问。因此，为了减少处理器1805与GPU 1810之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器1805所需的页，反之亦然。图形处理流水线

[0204] 图19展示了根据实施例的图形处理流水线1900。在一个实施例中，图形处理器可以实现所展示的图形处理流水线1900。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图16的并行处理器1600内，在一个实施例中，所述并行处理器是图15的(多个)并行处理器1512的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图16的并行处理单元1602)的一个或多个实例来实现图形处理流水线1900。例如，着色器单元(例如，图17的图形多处理器1634)可以被配置成执行顶点处理单元1904、曲面细分控制处理单元1908、曲面细分评估处理单元1912、几何处理单元1916和片段/像素处理单元1924中的一个或多个的功能。数据组装器1902，图元组装器1906、1914、1918，曲面细分单元1910，光栅化器1922和光栅操作单元1926的功能还可以由处理集群(例如，图17的处理集群
1614)内的其他处理引擎和对应的分区单元(例如，图16的分区单元220A至220N)执行。图形处理流水线1900还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线1900的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线1900的一个或多个部分可经由存储器接口1928访问片上存储器(例如，如图16所示的并行处理器存储器1622)，所述存储器接口可以是图16的存储器接口1618的实例。

[0205] 在一个实施例中，数据组装器1902是收集表面和图元的顶点数据的处理单元。数据组装器1902然后向顶点处理单元1904输出包括顶点属性的顶点数据。顶点处理单元1904是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元1904读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。

[0206] 图元组装器1906的第一实例从顶点处理单元1900接收顶点属性。图元组装器1906根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元1908进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。

[0207] 曲面细分控制处理单元1908将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由曲面细分评估处理单元1912进行表面评估的表示。曲面细分控制处理单元1908还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元1910被配置成接收补片的边缘的曲面细分因子并将补片细分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元1912。曲面细分评估处理单元1912对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。

[0208] 图元组装器1914的第二实例从曲面细分评估处理单元1912接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元1916处理。几何处理单元1916是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器1914所接收的图形图元。在一个实施例中，几何处理单元1916被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。

[0209] 在一些实施例中，几何处理单元1916可以添加或删除几何流中的元素。几何处理单元1916向图元组装器1918输出指定新图形图元的参数和顶点。图元组装器1918从几何处理单元1916接收参数和顶点，并构建图形图元以由视口缩放、拣选和剪辑单元1920进行处理。几何处理单元1916读取并行处理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、拣选和剪辑单元1920执行剪辑、拣选和视口缩放，并向光栅化器1922输出经处理的图形图元。

[0210] 光栅化器1922可以执行深度拣选和其他基于深度的优化。光栅化器1922还对新图形图元执行扫描转换以生成段并向段/像素处理单元1924输出这些段和关联的覆盖数据。片段/像素处理单元1924是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元1924变换从光栅化器1922所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元1924可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元1926的着色片段或像素。片段/像素处理单元1924可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。

[0211] 光栅操作单元1926是执行包括但不限于模板印刷、z测试、混合等光栅操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中(例如，图16中的并行处理器存储器1622，和/或如图15中的系统存储器1504，以在一个或多个显示设备1510上显示或者由一个或多个处理器1502或(多个)并行处理器1512中的一个进一步处理。在一些实施例中，光栅操作单元1926被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。用于时间上稳定的保守形态抗混叠的装置和方法

[0212] 如所提及的，计算机图形中的抗混叠(AA)是指用于克服经渲染图像中的混叠伪像的一组技术，混叠伪像是在以较低分辨率表示高分辨率图像时的副作用(例如，作为光栅化或采样的结果)。对于虚拟现实(VR)应用，AA更为关键，因为显示器更接近眼睛，使得伪像更加明显。时间稳定性成为提供可接受的用户体验的重要特征。

[0213] 为了创建时间上稳定的后处理(post-processing)AA方案，本发明的一个实施例实现称为时间稳定的保守形态抗混叠(TSCMAA)的技术，该技术使用保守形态抗混叠(CMAA)来管理空间混叠伪像，并通过随时间累积历史像素而使用时间抗混叠(TAA)来在空间抗混叠像素上提供时间稳定性。一种实现被设计成在低端和中端图形处理单元(GPU)(诸如集成GPU)上有效地运行，并且被设计成是最小侵入性的。

[0214] 图20A图示出可在其上实现本发明的一个或多个实施例的示例性GPU 2050。示例GPU 2050包括命令流转化器2051，用于将图形命令转发/分派到GPU 2050的适当处理资源。响应于这些命令，渲染电路和/或逻辑2052生成经渲染的帧2053，该经渲染的帧2053包括颜色和深度数据两者。抗混叠执行电路2054使用各种GPU执行资源对经渲染帧2053执行抗混叠，所述各种GPU执行资源包括计算分派部件2057、计算间接分派部件2058、缓冲器/存储资源2056和纹理处理资源2055(在以下更详细地描述了它们的各种特征)。结果是无混叠的经处理的帧2058。

[0215] 图20B示出了本发明的一个实施例的附加细节，该实施例执行用于空间混叠的CMAA通道(pass)2010和用于时间混叠的TAA通道(pass)2020两者。在图20B中使用不同的模式来标识实现每个相应处理块的底层GPU处理资源。例如，具有圆角的正方形是资源，并且具有硬角的正方形是处理部件。例如，边缘检测2011(处理部件)使用经渲染的帧2001作为输入，并输出CMAA边缘候选2013和TAA边缘候选2021(存储在缓冲器/存储资源中)。在图的顶部提供了索引。

[0216] 在一个实施例中，CMAA将经渲染的颜色帧2001作为输入，并通过处理边缘利用空间抗混叠边缘像素来更新帧。一个实施例区分Z形边缘和其他类型的边缘。如本领域技术人员所理解的，Z形边缘是一种边缘图案，如果两条正交线穿过由当前分离所形成的两个半平面，则出现此边缘图案。图21中示出了Z形边缘2102的示例，以及L形边缘2101和U形边缘2103。

[0217] 为了标识边缘候选，边缘检测电路/逻辑2011可以使用具有给定边缘阈值的颜色亮度差。在一个实施例中，使用默认的边缘阈值0.045f(1.f/22.f)。然而，在一个实现中，阈值对于用于执行对质量性能间对比的修改的其他场景而言是可调整的。

[0218] 在所示实施例中，以与其他形状的边缘(例如，L边缘和U边缘)不同的方式处理Z形边缘。形状边缘候选电路/逻辑2014和Z形边缘候选处理电路/逻辑2015分别处理边缘和Z形边缘，并将CMAA边缘候选的所得像素颜色2016存储在缓冲器或其他存储资源内。然而，应该注意，边缘候选处理2014和Z形边缘候选处理2015之间的所示分离并不意味着指示这两个部件不能被组合成集成边缘处理电路和/或模块。虽然处理操作仍然可以单独执行，但是单个集成电路或模块可以执行分离的操作。

[0219] 不管所使用的具体架构布置如何，(多个)边缘处理部件2014-2015将像素着色应用于边缘候选，并将结果存储在GPU的缓冲器/存储资源中，如图20B中的2016处所指示的。然后可以将更新后的像素着色存储回经渲染的帧2001(如图20B中的反馈箭头所指示的)。

[0220] 为了减少由帧之间的运动引起的诸如闪烁(shimmering)或爬行(crawling)之类的时间混叠，TAA通道2020将当前像素与来自历史帧2022(即，先前经渲染的帧)的历史像素混合。然后，TAA的输出变为反馈循环中下一个TAA帧的历史帧2022。在虚拟现实实现中，由于来自用户运动的抖动(例如，当使用头戴式显示器(HMD)时，导致经渲染的帧具有显著的运动)，TAA处理是关键的。

[0221] 转到图20B中所示的实现，边缘检测电路/逻辑2011将整个边缘候选的一部分标识为TAA边缘候选2021。在一个实施例中，CMAA边缘候选2013的一半被标识为TAA边缘候选2021。在一些实现中，该默认值是可调整的，以针对不同类型的场景修改质量性能间对比。

[0222] 重新投影电路/逻辑2023使用历史帧2022、来自当前经渲染帧2001的深度数据、以及存储在GPU上的缓冲器/存储资源中的TAA边缘候选2021。在一个实现中，CMAA像素与历史像素混合以生成当前帧。为了找到正确的历史像素，基于来自经渲染的帧2001的深度数据，利用当前经渲染帧的视图和投影矩阵来重新投影纹理坐标。然后使用双三次采样利用重新投影的纹理坐标对历史像素进行采样。一个实施例采用针对双三次滤波器2024(例如，Hermite/Catmull-Rom双三次滤波器)的五抽头近似，以用于历史帧中的保持锐度的采样，但具有更有效的近似。

[0223] 当场景中存在移动对象时，重用历史帧中的过期(stale)像素会产生重影伪像。使用轴对齐边界框(AABB)的邻域颜色剪辑已被用作使用凸包(convex hull)的昂贵颜色剪辑的替代方案。但是，当通过AABB剪辑的新颜色远离原始像素时，使用AABB进行颜色剪辑导致较差的质量。因此，所示的实施例使用来自与TAA边缘候选相邻的经渲染的帧2001的像素在YCoCg空间中采用差异(variance)剪辑2025，以最小化移动对象上的重影伪像，从而产生TAA边缘候选2026的历史像素颜色数据。

[0224] 在一个实现中，由于仅针对TAA边缘候选2021处理TAA通道，因此由用于TAA边缘候选的混合运算符1227利用0.8f的混合权重来执行来自经渲染帧2001和历史像素2026的CMAA像素之间的混合。如图所示，直接从CMAA像素获取其他非TAA边缘像素以生成帧2028(其与使用0.f的混合权重相当)。导致新帧2028的最终经混合输出随后成为序列中的下一帧的历史帧2022，如图20B所示。

[0225] 图22示出了MSAA2x(被标识为2201)、MSAA4x(2202)、TSCMAA(2203)(如关于图20A-B所描述的)和无AA(2204)之间的质量比较。当使用HMD观察时，TSCMAA质量与MSAA4x适度相当，并且总体上优于具有默认边缘阈值的MSAA2x。由于TSCMAA中的TAA传递基于时间累积，因此模糊的像素在最终的TSCMAA帧中总归是不可避免的。然而，本发明的实施例通过在历史帧中仅累积TAA边缘像素来最小化模糊，并提供更好的时间稳定性。

[0226] 可以基于多个变量来调整本发明的实施例的性能，例如在场景中检测到的边缘计数和渲染目标分辨率。表1示出了MSAA4x和TSCMAA执行时间(以毫秒为单位)。根据我们的实验，与当前测试系统(例如，以1150MHz运行的 硬盘图形630系统)上的MSAA相比，TSCMAA显示出改善的质量和性能。渲染目标分辨率 检测到的边缘计数 MSAA4x TSCMAA 性能增益
1080x1200/眼睛 66K 3.2ms 2.4ms 25％
1280x1280/眼睛 73K 4.58ms 3.0ms 35％
表1

[0227] 如上所述，本发明的实施例通过组合CMAA和TAA来解决空间和时间混叠两者。这导致重要的益处，因为在一个实施例中，仅对边缘像素(或像素的子集)执行操作，与现有TAA算法的结果相比，导致具有更少模糊的更快像素处理。

[0228] 本发明的实施例可包括以上已被描述的各步骤。可在可用于使通用或专用处理器执行这些步骤的机器可执行指令中具体化这些步骤。替代地，可由包含用于执行这些步骤的硬连线逻辑的专用硬件部件，或可由被编程的计算机部件和定制硬件部件的任何组合来执行这些步骤。

[0229] 如本文中所描述，指令可以指代硬件的特定配置，诸如，被配置成用于执行某些操作或具有预定功能的专用集成电路(ASIC)，或者被存储在被具体化在非瞬态计算机可读介质中的存储器中的软件指令。因此，可使用存储在一个或多个电子设备(例如，终端站、网络元件等)上并在其上被执行的代码和数据来实现附图中所示的技术。此类电子设备使用诸如非瞬态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和瞬态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等)之类的计算机机器可读介质来(内部地和/或通过网络与其他电子设备进行)存储和传递代码和数据。

[0230] 另外，此类电子设备典型地包括耦合到一个或多个其他部件的一个或多个处理器的集合，该一个或多个其他部件诸如一个或多个存储设备(非瞬态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接。该处理器的集合与其他部件的耦合典型地是通过一个或多个总线和桥(也称为总线控制器)。存储设备和携载网络通信流量的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此具体实施方式，出于解释的目的，阐述了众多具体细节以便提供对本发明的透彻理解。然而，将对本领域技术人员来说显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明。在某些实例中，并不详尽描述公知的结构和功能，以免使本发明的主题模糊。因此，本发明的范围和精神应根据所附权利要求书来判定。