本发明公开了一种制备磁性隧道结单元阵列的方法，具体为，提供表面抛光的带金属连线Mx(x≥1)的CMOS基底；在表面抛光的带金属连线Mx的CMOS基底上，制作底电极通孔；在底电极通孔之上，制作底电极接触/底电极；在平坦化的底电极之上，沉积磁性隧道结多层膜和顶电极，图形化定义磁性隧道结图案，并对顶电极、磁性隧道结和底电极金属进行刻蚀，最后，在刻蚀之后的磁性隧道结的周围沉积一层绝缘覆盖层。该制备磁性隧道结单元阵列的方法，选择在表面抛光的CMOS金属连线上，制作W底电极通孔、非Cu底电极接触/底电极、磁性隧道结和顶电极，并使BEV、BEC、BE、MTJ和TE依次向上叠加并对齐。
1.一种制备磁性隧道结单元阵列的方法，其特征在于，包括：
步骤一：提供表面抛光的带金属连线Mx的CMOS基底，金属连线Mx的材料为Cu，其中， x≥1；
步骤二：在表面抛光的带金属连线Mx的CMOS基底上，制作底电极通孔并对其磨平；
步骤三：在底电极通孔上，刻蚀制作底电极接触开口，进行非铜底电极接触和底电极金属沉积，并对其平坦化处理，其中，在制作非铜底电极接触和底电极的时候，非铜底电极填充金属和底电极沉积金属一次沉积完成，并在沉积完成后对其CMP平坦化处理，填充在底电极接触层间电介质之内的金属为非铜底电极金属，覆盖层在底电极接触层间电介质之上的金属为底电极金属，同时非铜底电极的尺寸要比底电极通孔的尺寸大一些，所述步骤三的具体过程如下：（1）沉积一层底电极接触层间电介质在磨平的底电极通孔上面；
（3）沉积非铜底电极接触和底电极金属在刻蚀之后的底电极接触开口之内，并覆盖底电极接触层间电介质；
（4）采用化学机械抛光工艺对非铜底电极接触和底电极金属进行平坦化处理；
非铜底电极接触和底电极金属为Ti、TiN、TaN、Ta、TiON或它们的复合结构；
步骤四：在平坦化的底电极之上，沉积磁性隧道结多层膜和顶电极，图形化定义磁性隧道结图案，并对顶电极、磁性隧道结和底电极进行刻蚀，在刻蚀之后的磁性隧道结的周围沉积一层绝缘覆盖层。
2.根据权利要求1所述的一种制备磁性隧道结单元阵列的方法，其特征在于：底电极接触层间电介质的材料为SiC、SiN、SiON、SiCN、Al2O3、MgO或ZnO，其厚度为0nm~20nm；
在步骤（4）中，平坦化之后的底电极的厚度为10nm 40nm。
3.根据权利要求1所述的一种制备磁性隧道结单元阵列的方法，其特征在于：在平坦化工艺中，控制溶液的PH值为0~7，并添加H2O2、KIO3、Fe(NO3)3或K3Fe(CN)6到研磨浆水溶液中，选择SiO2、Al2O3、CeO2或MnO2为研磨料。
4.根据权利要求1所述的一种制备磁性隧道结单元阵列的方法，其特征在于：所述步骤四中，磁性隧道结的总厚度为3nm 40nm，是由参考层、势垒层和记忆层的依次向上叠加的底~部钉扎结构，或者是由记忆层、势垒层和参考层的依次向上叠加的顶部钉扎结构。
5.根据权利要求1所述的一种制备磁性隧道结单元阵列的方法，其特征在于：所述顶电极的厚度为20nm 100nm，选择Ta、TaN、Ti、TiN、W、WN或它们的任意组合；
所述绝缘覆盖层材料为SiO2、SiON、SiC、SiN或者SiCN，其形成方法为化学气相沉积、原子层沉积或离子束沉积。
6.根据权利要求5所述的一种制备磁性隧道结单元阵列的方法，其特征在于：采用反应离子刻蚀工艺对顶电极进行刻蚀；
其中，顶电极刻蚀的气体主要是Cl2或CF4，刻蚀之后采用反应离子刻蚀和/或湿法工艺除去残留的聚合物。
7.根据权利要求6所述的一种制备磁性隧道结单元阵列的方法，其特征在于：采用反应离子刻蚀和/或者离子束刻蚀的方法完成对磁性隧道结及其底电极金属的刻蚀；
其中，离子束刻蚀主要采用Ne、Ar、Kr或者Xe作为离子源，并添加少量的O2和/或N2；反应离子刻蚀采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体。
8.根据权利要求1所述的一种制备磁性隧道结单元阵列的方法，其特征在于：底电极通孔刻蚀阻挡层为SiN、SiC或SiCN，底电极通孔层间电介质为SiO2、SiON或低电介常数电介质；
底电极通孔材料为W，其形成方法为化学气相沉积、物理气相沉积、原子层沉积或离子束沉积，在沉积之前沉积一层Ti/TiN作为扩散阻挡层；
在沉积底电极通孔金属之后，采用化学机械抛光的方法，对底电极通孔金属磨平直到底电极接触层间电介质。
一种制备磁性隧道结单元阵列的方法
技术领域
[0001] 本发明涉及磁性随机存储器(Magnetic Random Access Memory，MRAM)制造技术领域，具体为一种制备磁性隧道结单元阵列的方法。
背景技术
[0002] 近年来，采用磁性隧道结(Magnetic Tunnel Junction，即MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点，铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
[0003] 为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(Spin‑transfer Torque，即STT)转换技术的写方法，这样的MRAM称为STT‑MRAM，在现在的MRAM制造工艺中，一般采用在表面抛光的CMOS通孔(VIA)上直接进行制作，MTJ图案和VIA的图案对齐。
[0004] 然而，在对带图形化的CMOS通孔，进行化学机械平坦化的时候，由于蝶型(Dishing)缺陷的存在，其表面平整度并不会达到制作磁性隧道结(MTJ)的要求，这将非常不利于磁性隧道结(MTJ)磁性、电性和良率的提高，专利US2018/0358070A1公布一种制作磁性隧道结(MTJ)的方法，在其中，在底电极通孔(Bottom Electrode Via，BEV)制作之后，紧接着，沉积一层底电极(Bottom Electrode，BE)，并选择化学机械抛光(Chemical Mechanical Polarization，CMP)工艺对底电极(BE)进行平坦化以达到制作磁性隧道结(MTJ)多层膜的要求，在这种方案中，虽然BEV的尺寸要比MTJ的尺寸来的要小，但是MTJ刻蚀没有刻蚀阻挡层(stop layer)，不可避免地会出现过度刻蚀(over etching)，从而对W通孔的高度有较高的要求，不仅导致W通孔的高电阻值，也限制了MRAM器件密度的提高，随着MRAM器件的缩微化，将会出现BEV和BE的对准偏差(如图11所示)，从而产生从BEV到MTJ的断路。
发明内容
[0005] 针对现有技术的不足，本发明提供了一种制备磁性隧道结单元阵列的方法，解决了上述背景技术中提出的问题。
[0006] 为实现以上目的，本发明通过以下技术方案予以实现：一种制备磁性隧道结单元阵列的方法，包括：
[0007] 步骤一：提供表面抛光的带金属连线Mx的CMOS基底，金属连线Mx的材料为Cu，其中，x≥1；
[0008] 步骤二：在表面抛光的带金属连线Mx的CMOS基底上，制作底电极通孔并对其磨平；
[0009] 步骤三：在底电极通孔上，刻蚀制作底电极接触开口，进行非铜底电极接触和底电极金属沉积，并对其平坦化处理；
[0010] 步骤四：在平坦化的底电极之上，沉积磁性隧道结多层膜和顶电极，图形化定义磁性隧道结图案，并对顶电极、磁性隧道结和底电极进行刻蚀，在刻蚀之后的磁性隧道结的周围沉积一层绝缘覆盖层。
[0011] 本发明提供了一种制备磁性隧道结单元阵列的方法，具备以下有益效果：该制备磁性隧道结单元阵列的方法，选择在表面抛光的CMOS金属连线上，制作W底电极通孔(BEV)、非Cu底电极接触(Bottom Electrode Contact，BEC)、底电极(BE)、磁性隧道结(MTJ)和顶电极(Top Electrode，TE)，并使BEV、BEC、BE、MTJ和TE依次向上叠加并对齐；具体地，在制作BEC和BE的时候，BEC填充金属和BE沉积金属一次沉积完成，并在沉积完成后对其CMP平坦化处理，然后在CMP的处理后的BE上再进行磁性隧道结(MTJ)多层膜和顶电极膜层的沉积；由于在BE沉积之后，还会对其进行平坦化处理，这将有效的避免BEV蝶型缺陷对磁性隧道结(MTJ)磁性和电性的影响，非常有利于MRAM整个回路磁学性能、电学性能和良率的提升；同时，BEC的尺寸要比BEV的尺寸大一些，在这种情况，随着器件的持续变小，将会不因为对准出现的细微偏差而带来从BEV到MTJ之间的断路，非常有利MRAM整个回路的缩微化，更进一步地，由于在MTJ的过刻蚀过程和侧壁修整的过程中，底电极层间电介质的刻蚀速率较慢从而起到刻蚀停止(ETCHINGSTOP)的作用，这样在设计BEV的时候，可以把BEV的有效高度进一步降低，也非常有利于器件(特别在Z‑方向)的缩微化，便于将磁性隧道结单元阵列崁在相邻的两个金属层之间；最后，由于BEC和BE并没有选择W，这样在MTJ过刻蚀工艺和侧壁IBE处理的过程中，W不会被暴露，从而避免了可能的W金属污染，这样非常有利于器件电学和良率的提升。
附图说明
[0012] 图1为本发明带金属连线Mx(x≥1)的CMOS基底结构示意图；
[0013] 图2为本发明BEV层制备之后的结构示意图；
[0014] 图3为本发明在磨平的BEV层上沉积一层BEC层间电介质之后的结构示意图；
[0015] 图4为本发明刻蚀制作BEC开口之后的结构示意图；
[0016] 图5为本发明沉积BEC和BE金属层之后的结构示意图；
[0017] 图6为本发明对BE沉积金属进行平坦化处理时的结构示意图；
[0018] 图7为本发明对BE金属进行平坦化处理直到BEC层间电介质顶部之后的结构示意图；
[0019] 图8为本发明制作磁性隧道结单元结构的第一步结构示意图；
[0020] 图9为本发明制作磁性隧道结单元结构的第二步结构示意图；
[0021] 图10为本发明制作磁性隧道结单元结构的第三步结构示意图；
[0022] 图11为现有结构中，BEV和BE/MTJ/TE出现对准偏差时的结构示意图。
[0023] 图中：1、表面抛光的带金属连线Mx(x≥1)的CMOS基底；2、金属连线Mx(x≥1)层间电介质；3、金属连线Mx(x≥1)；4、BEV刻蚀阻挡层；5、BEV层间电介质；6、BEV；7、BEC层间电介质；8、BEC开口；9、非铜BEC/BE金属沉积；10、BEC金属；11、BE金属；12、磁性隧道结缓冲/种子层；13、磁性隧道结；14、顶电极；15、绝缘覆盖层。
具体实施方式
[0024] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
[0025] 请参阅图1至图10，本发明提供一种技术方案：一种制备磁性隧道结单元阵列的方法，包括：
[0026] 步骤一：提供表面抛光的带金属连线Mx(x≥1)的CMOS基底1，其中，金属连线Mx(x≥1)3的材料为Cu，如图1所示。
[0027] 步骤二：在表面抛光的带金属连线Mx(x≥1)的CMOS基底1上，制作底电极通孔(BEV)6，如图2所示。
[0028] 其中，BEV刻蚀阻挡层4为SiN、SiN、SiC或SiCN等，BEV层间电介质5为SiO2、SiON或低电介常数(Low‑K)电介质等。
[0029] 低介电常数(Low‑k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，Low‑k材料可以是含氢硅酸盐(HSQ，k＝2.8～3.0)、含有Si‑CH3官能基的含甲基硅酸盐类(MSQ，k＝2.5～2.7)、综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HOSP，k＝2.5)薄膜、多孔SiOCH薄膜(k＝2.3～2.7)、甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
[0030] BEV 6材料为W，其形成方法一般为化学气相沉积、物理气相沉积、原子层沉积或离子束沉积等，一般在沉积之前都会沉积一层Ti/TiN作为扩散阻挡层。
[0031] 在沉积BEV金属之后，采用化学机械抛光(CMP)的方法，对BEV金属磨平直到BEV层间电介质5。
[0032] 步骤三：在BEV6上，刻蚀制作底电极接触(BEC)开口8，然后，进行非铜BEC/BE金属9沉积，并对其进行平坦化处理，过程如图3‑7所示。
[0033] 步骤三的具体过程如下：
[0034] (1)沉积一层BEC层间电介质7在磨平的BEV 6上面，其中，BEC层间电介质7的材料为SiC、SiN、SiON、SiCN、Al2O3、MgO或ZnO等，其厚度为0nm～20nm。
[0035] (2)图形化定义，刻蚀制作BEC开口8。
[0036] (3)沉积非铜BEC/BE金属9在刻蚀之后的BEC开口8之内，并覆盖BEC层间电介质7。
[0037] 其中，非铜BEC/BE金属9为Ti、TiN、TaN、Ta、TiON或它们的复合结构。
[0038] 一般称填充在BEC层间电介质7之内的金属为BEC金属10，覆盖层在BEC层间电介质7之上的金属为BE金属11。
[0039] 调节沉积工艺参数以获得足够厚的底电极金属沉积。
[0040] (4)采用CMP工艺对非铜BEC/BE金属9进行平坦化处理，以使得其满足沉积磁性隧道结13多层膜的要求。
[0041] 在步骤(4)中，平坦化之后的底电极的厚度为10nm～40nm。
[0042] 在CMP工艺中，控制CMP的PH值为0～7，并可以添加H2O2、KIO3、Fe(NO3)3或K3Fe(CN)6等氧化剂到研磨浆水溶液中，以增加其氧化还原势。
[0043] 更进一步地，可以选择SiO2、Al2O3、CeO2或MnO2等为研磨料，可以选择性地将CMP磨平直到BEC层间电介质7顶部，如图7所示。
[0044] 更进一步地，在步骤(4)中，将CMP磨平直到BEC层间电介质7顶部。
[0045] 更进一步地，再次沉积BE金属11在磨平的BEC之上，然后，对其进行平坦化处理，以使得其表面平整度达到制作磁性隧道结(MTJ)多层膜的要求。
[0046] 更进一步地，BE金属11厚度为0nm～40nm，其材料为Ti、TiN、TaN、Ta、TiON或它们的复合结构。
[0047] 步骤四：在平坦化的底电极(BE)之上，沉积磁性隧道结多层膜和顶电极14，图形化定义磁性隧道结13图案，并对顶电极14、磁性隧道结13和BE金属11进行刻蚀，最后，在刻蚀之后的磁性隧道结13的周围沉积一层绝缘覆盖层15，过程如图8‑10所示。
[0048] 步骤四中，磁性隧道结13的总厚度为5nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的底部钉扎结构，或者是由记忆层、势垒层和参考层的依次向上叠加的顶部钉扎结构。
[0049] 参考层具有磁极化不变性，根据其是面内型或垂直结构有所不同，面内型的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型的参考层一般具有TbCoFe或[Co/Pt]n/Co/Ru/Co[Pt/Co]m(Ta，W，Hf，Mo，CoBTa，FeBTa，CoFeBTa)/CoFeB(其中，m≥0)超晶格多层膜结构，通常下面需要一层磁性隧道结缓冲/种子层12，例如Ta/Pt、Ta/Ru、Ta/Ru/Pt、CoFeB/Ta/Pt、Ta/CoFeB/Pt、CoFeB/Ru/Pt或CoFeB/Ta/Ru/Pt等，优选参考层总厚度为2～20nm。
[0050] 势垒层为非磁性金属氧化物，优选MgO、MgBO、ZnO、MgAlO或Al2O3等，其厚度为0.5nm～3nm。
[0051] 记忆层具有可变磁极化，根据其是面内型或垂直结构有所不同，面内型记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
[0052] 顶电极14的厚度为20nm～100nm，选择Ta、TaN、Ti、TiN、W、WN或它们的任意组合。
[0053] 可以在顶电极14上沉积一层牺牲掩模，其材料可以是SiO2、SiON、SiCN、SiC或SiN等。
[0054] 采用RIE工艺对顶电极14进行刻蚀。
[0055] 其中，顶电极14刻蚀的气体主要是Cl2或CF4等，刻蚀之后采用RIE和/或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结13的顶部。
[0056] 采用反应离子刻蚀(RIE)和/或者离子束刻蚀(IBE)的方法完成对磁性隧道结13及其BE金属11的刻蚀。
[0057] 其中，IBE主要采用Ne、Ar、Kr或者Xe等作为离子源，并可以添加少量的O2和/或N2等；RIE主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。
[0058] 采用IBE工艺对刻蚀之后的顶电极14、磁性隧道结13和BE金属11侧壁进行修剪，以去除侧壁损伤或沉积层，其气体为Ne、Ar、Kr或者Xe等，严格控制工艺参数，如：离子入射角度、功率、气体种类和温度等参数，以使得所有的侧壁损伤/覆盖层都能被有效的去除掉。
[0059] 绝缘覆盖层15的材料为SiC、SiN或者SiCN等，其形成方法为化学气相沉积、原子层沉积或离子束沉积等。
[0060] 以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
